參數(shù)資料
型號： OR3L225B
廠商： Lineage Power
英文描述： Field-Programmable Gate Arrays(現(xiàn)場可編程門陣列)
中文描述： 現(xiàn)場可編程門陣列（現(xiàn)場可編程門陣列）
文件頁數(shù)： 22/88頁
文件大小： 2015K
代理商： OR3L225B
22
Lucent Technologies Inc.
Data Addendum
December 1999
ORCA OR3LxxxB Series FPGAs
Timing Characteristics
(continued)
Table 12. Programmable I/O Timing Characteristics
(continued)
OR3LxxB Commercial: V
DD
= 3.0 V to 3.6 V, V
DD
2 = 2.38 V to 2.63 V, 0 °C
<
T
A
<
70 °C; Industrial: V
DD
= 3.0 V
to 3.6 V, V
DD
2 = 2.38 V to 2.63 V, –40 °C
<
T
A
<
+85 °C.
Note: The delays for all input buffers assume an input rise/fall time of
<
1 V/ns.
Symbol
Parameter
-7
-8
Unit
Min
Max
Min
Max
PIO Logic Block Delays
OUTLF_DEL
OUTLSL_DEL
OUTLSI_DEL
Out to Pad (OUT[2:1] via logic to pad):
Fast
Slewlim
Sinklim
Outreg to Pad (OUTREG via logic to pad):
Fast
Slewlim
Sinklim
Clock to Pad (ECLK, CLK via logic to pad):
Fast
Slewlim
Sinklim
3-State FF Delays
3-state Enable/Disable Delay (TS direct to pad):
Fast
Slewlim
Sinklim
Local Set/Reset (async) to Pad (LSR to pad):
Fast
Slewlim
Sinklim
Global Set/Reset to Pad (GSRN to pad):
Fast
Slewlim
Sinklim
3-State FF Setup Timing:
TS to ExpressCLK (TS to ECLK)
TS to Clock (TS to CLK)
Local Set/Reset (sync) to Clock (LSR to CLK)
3-State FF Hold Timing:
TS from ExpressCLK (TS from ECLK)
TS from Clock (TS from CLK)
Local Set/Reset (sync) from Clock
(LSR from CLK)
Clock to Pad Delay (ECLK, SCLK to pad):
Fast
Slewlim
Sinklim
—
—
—
3.79
4.71
10.14
—
—
—
3.21
3.91
8.84
ns
ns
ns
OUTRF_DEL
OUTRSL_DEL
OUTRSI_DEL
—
—
—
4.67
5.55
11.05
—
—
—
4.02
4.72
9.64
ns
ns
ns
OUTCF_DEL
OUTCSL_DEL
OUTCSI_DEL
—
—
—
4.54
5.44
10.92
—
—
—
3.90
4.60
9.53
ns
ns
ns
TSF_DEL
TSSL_DEL
TSSI_DEL
—
—
—
3.86
4.66
10.24
—
—
—
3.29
3.99
8.92
ns
ns
ns
TSLSRF_DEL
TSLSRSL_DEL
TSLSRSI_DEL
—
—
—
5.13
5.93
11.51
—
—
—
4.38
5.08
10.01
ns
ns
ns
TSGSRF_DEL
TSGSRSL_DEL
TSGSRSI_DEL
—
—
—
4.65
5.35
10.20
—
—
—
4.28
4.98
9.91
ns
ns
ns
TSE_SET
TS_SET
TSLSR_SET
0.0
0.0
0.0
—
—
—
0.0
0.0
0.0
—
—
—
ns
ns
ns
TSE_HLD
TS_HLD
TSLSR_HLD
0.34
0.34
0.0
—
—
—
0.30
0.30
0.0
—
—
—
ns
ns
ns
TSREGF_DEL
TSREGSL_DEL
TSREGSI_DEL
—
—
—
4.09
4.90
10.48
—
—
—
3.49
4.19
9.12
ns
ns
ns
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PDF描述
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