參數(shù)資料
型號： OR3L225B
廠商： Lineage Power
英文描述： Field-Programmable Gate Arrays(現(xiàn)場可編程門陣列)
中文描述： 現(xiàn)場可編程門陣列（現(xiàn)場可編程門陣列）
文件頁數(shù)： 28/88頁
文件大?。?/td> 2015K
代理商： OR3L225B
28
Lucent Technologies Inc.
Data Addendum
December 1999
ORCA OR3LxxxB Series FPGAs
Timing Characteristics
(continued)
Table 17. OR3Lxxx Fast Clock (FCLK) to Output Delay (Pin-to-Pin)
OR3LxxB Commercial: V
DD
= 3.0 V to 3.6 V, V
DD
2 = 2.38 V to 2.63 V, 0 °C
<
T
A
<
70 °C; Industrial: V
DD
= 3.0 V
to 3.6 V, V
DD
2 = 2.38 V to 2.63 V, –40 °C
<
T
A
<
+85 °C.
Notes:
Timing is without the use of the PCM.
This clock delay is for a fully routed clock tree that uses the primary clock network. It includes both the input
buffer delay, the clock routing to the PIO CLK input, the clock
→
Q of the FF, and the delay through the output
buffer. The delay will be reduced if any of the clock branches are not used. The given timing requires that the
input clock pin be located at one of the six ExpressCLK inputs of the device and that a PIO FF be used.
5-4846(F).b
Figure 7. Fast Clock to Output Delay
Description
(T
J
= 85 °C, V
DD
= min, V
DD
2 = min)
Device
-7
-8
Unit
Min
Max
Min
Max
Output Not on Same Side of Device as Input Clock (Fast Clock Delays Using
ExpressCLK Inputs)
ECLK Middle Input Pin
→
OUTPUT Pin
(Fast)
ECLK Middle Input Pin
→
OUTPUT Pin
(Slewlim)
ECLK Middle Input Pin
→
OUTPUT Pin
(Sinklim)
Additional Delay if ECLK Corner Pin
Used
OR3L165
OR3L225
OR3L165
OR3L225
OR3L165
OR3L225
OR3L165
OR3L225
—
—
—
—
—
—
—
—
10.37
10.66
11.22
11.54
16.33
16.63
2.66
2.85
—
—
—
—
—
—
—
—
8.89
9.17
9.69
9.97
14.13
14.41
2.17
2.33
ns
ns
ns
ns
ns
ns
ns
ns
OUTPUT (50 pF LOAD)
Q
D
ECLK
FCLK
PIO FF
CLKCNTRL
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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