參數(shù)資料
型號： OMAP5910(RISC)
英文描述： Dual-Core Processor
中文描述： 雙核處理器
文件頁數(shù)： 91/160頁
文件大小： 1997K
代理商： OMAP5910(RISC)
Functional Overview
79
August 2002 Revised August 2003
SPRS197B
Table 346. Traffic Controller Registers
BYTE
ADDRESS
REGISTER NAME
DESCRIPTION
ACCESS
WIDTH
ACCESS
TYPE
RESET
VALUE
FFFE:CC00
IMIF_PRIO
TC IMIF Priority Register
32
RW
0000 0000h
FFFE:CC04
EMIFS_PRIO_REG
TC EMIFS Priority Register
32
RW
0000 0000h
FFFE:CC08
EMIFF_PRIO_REG
TC EMIFF Priority Register
32
RW
0000 0000h
y00z0b
FFFE:CC0C
EMIFS_CONFIG_REG
TC EMIFS Configuration Register
32
RW
FFFE:CC10
EMIFS_CS0_CONFIG
TC EMIFS CS0 Configuration Register
32
RW
0010 FFFBh
FFFE:CC14
EMIFS_CS1_CONFIG
TC EMIFS CS1 Configuration Register
32
RW
0010 FFFBh
FFFE:CC18
EMIFS_CS2_CONFIG
TC EMIFS CS2 Configuration Register
32
RW
0010 FFFBh
FFFE:CC1C
EMIFS_CS3_CONFIG
TC EMIFS CS3 Configuration Register
32
RW
0010 FFFBh
FFFE:CC20
EMIFF_SDRAM_CONFIG
TC EMIFF SDRAM Configuration Register
32
RW
0061 8800h
FFFE:CC24
EMIFF_MRS
TC EMIFF SDRAM MRS Register
32
RW
0000 0037h
FFFE:CC28
TIMEOUT1
TC Timeout 1 Register
32
RW
0000 0000h
FFFE:CC2C
TIMEOUT2
TC Timeout 2 Register
32
RW
0000 0000h
FFFE:CC30
TIMEOUT3
TC Timeout 3 Register
32
RW
0000 0000h
FFFE:CC34
ENDIANISM
TC Endianism Register
32
RW
0000 0000h
FFFE:CC38
Reserved
32
RW
0000 0000h
FFFE:CC3C
EMIFF_SDRAM_CONFIG_2
TC EMIFF SDRAM Configuration Register 2
32
RW
0000 0003h
FFFE:CC40
The value of y is dependent upon the state of the FLASH.RDY pin and the value of z is dependent upon the state of the MPU_BOOT pin upon
power-on reset.
EMIFS_CFG_DYN_WAIT
TC EMIFS Wait-State Configuration Register
32
RW
0000 0000h
Table 347. MPU Clock/Reset/Power Mode Control Registers
BYTE
ADDRESS
REGISTER NAME
DESCRIPTION
ACCESS
WIDTH
ACCESS
TYPE
RESET
VALUE
FFFE:CE00
ARM_CKCTL
MPU Clock Control Register
32
RW
3000h
FFFE:CE04
ARM_IDLECT1
MPU Idle Control 1 Register
32
RW
0400h
FFFE:CE08
ARM_IDLECT2
MPU Idle Control 2 Register
32
RW
0100h
FFFE:CE0C
ARM_EWUPCT
MPU External Wakeup Control Register
32
RW
003Fh
FFFE:CE10
ARM_RSTCT1
MPU Reset Control 1 Register
32
RW
0000h
FFFE:CE14
ARM_RSTCT2
MPU Reset Control 2 Register
32
RW
0000h
FFFE:CE18
ARM_SYSST
MPU System Status Register
32
RW
0038h
Table 348. DPLL1 Register
BYTE
ADDRESS
REGISTER NAME
DESCRIPTION
ACCESS
WIDTH
ACCESS
TYPE
RESET
VALUE
FFFE:CF00
DPLL1_CTL_REG
DPLL1 Control Register
32
RW
0000 2002h
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PDF描述
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