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參數資料
| 型號： | OMAP5910(RISC) |
| 英文描述： | Dual-Core Processor |
| 中文描述： | 雙核處理器 |
| 文件頁數： | 137/160頁 |
| 文件大?。?/td> | 1997K |
| 代理商： | OMAP5910(RISC) |
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Electrical Specifications
125
August 2002 Revised August 2003
SPRS197B
Table 514. McBSP Timing Requirements
(Continued)
NO.
UNIT
MAX
MIN
McBSP1
CLKX int§
CLKX ext§
3
3
M18
th(CKRL-DRV)
Hold time, DR valid after CLKR/X low§
McBSP2
CLKR int
3
ns
CLKR ext
CLKX int§
CLKX ext§
3
McBSP3
3
3
McBSP1
CLKX int
30
CLKX ext
25
M19
tsu(FXH-CKXL)
Setup time, external FSX high before CLKX low
McBSP2
CLKX int
28
ns
CLKX ext
27
McBSP3
CLKX int
28
CLKX ext
27
McBSP1
CLKX int
3
CLKX ext
10
M20
th(CKXL-FXH)
Hold time, external FSX high after CLKX low
McBSP2
CLKX int
3
ns
CLKX ext
3
McBSP3
CLKX int
3
CLKX ext
3
Polarity bits CLKRP = CLKXP = FSRP = FSXP = 0. If the polarity of any of the signals is inverted, then the timing references of
that signal are
also inverted.
P = 1/(Base frequency) for McBSP 1 and 3, or 1/(ARMPER_CK clock frequency) in nanoseconds (ns) for McBSP 2. Base frequency is 12
or 13 MHz.
§For McBSP1 and McBSP2, the receiver clock and frame sync inputs are driven by FSX and CLKX via internal loopback connections enabled
via software configuration.
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