參數(shù)資料
型號： OMAP5910(RISC)
英文描述： Dual-Core Processor
中文描述： 雙核處理器
文件頁數(shù)： 154/160頁
文件大?。?/td> 1997K
代理商： OMAP5910(RISC)
Electrical Specifications
142
August 2002 Revised August 2003
SPRS197B
5.17 HDQ/1-Wire Interface Timings
Table 534 and Table 535 assume testing over recommended operating conditions (see Figure 536
through Figure 539).
Table 534. HDQ/1-Wire Timing Requirements
MIN
MAX
UNIT
μ
s
μ
s
μ
s
H1
tc
tv
tv
Cycle time, master read
190
250
H2
Read one data valid after HDQ low
32
50
H3
Read zero data hold after HDQ low
80
145
H4
tv
Response time from HDQ slave device
OMAP5910 base
frequency = 12 MHz
190
320
μ
s
OMAP5910 base
frequency = 13 MHz
190
303
μ
s
W1
tc
tv
tdis
Cycle time, master read
190
μ
s
μ
s
μ
s
W2
Read data valid after HDQ low (master sample window)
12
13.6
W3
Recovery time after slave device inactive
HDQ timing is OMAP5910 default. 1-Wire timing is selectable through software.
1
Table 535. HDQ/1-Wire Switching Characteristics
PARAMETER
MIN
MAX
UNIT
μ
s
μ
s
H5
tc
td
Cycle time, master write
190
H6
Write one data valid after HDQ low
32
50
H7
td
Write zero data hold after HDQ low
OMAP5910 base
frequency = 12 MHz
100
145
μ
s
OMAP5910 base
frequency = 13 MHz
92
145
μ
s
H8
tw
tw
tc
td
td
tdis
Pulse width, HDQ low for break pulse (reset)
190
μ
s
μ
s
μ
s
μ
s
μ
s
μ
s
H9
Pulse width, HDQ high for break pulse recovery
40
W4
Cycle time, master write
190
W5
Write zero master inactive after HDQ low
15
90
W6
Write one master inactive after HDQ low
1.1
1.4
W7
Recovery time after master inactive
1
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