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參數(shù)資料
| 型號(hào)： | L84302 |
| 元件分類(lèi)： | 通用總線(xiàn)功能 |
| 英文描述： | L84302 Quad 100/10 Mbps 4-Port Ethernet Controller with RMON/SNMP Management Counters technical manual 4/02 |
| 中文描述： | L84302四100/10 Mbps的4端口以太網(wǎng)的遠(yuǎn)程監(jiān)控控制器/ SNMP管理處的技術(shù)手冊(cè)，4月2日 |
| 文件頁(yè)數(shù)： | 84/128頁(yè) |
| 文件大?。?/td> | 997K |
| 代理商： | L84302 |
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April, 2002
L84302 Quad 4-Port Ethernet Controller - Technical Manual
Copyright 1997-2002 by LSI Logic Corporation. All rights reserved.
Bit 0 occurs on CDST0/CDST8 pin
Bit 0 occurs on CDST0/CDST8 pin
Table 29
MI Data Register 0-1 Register Definition
7
6
5
4
3
2
1
0
MDIO7
R/W
MDIO6
R/W
MDIO5
R/W
MDIO4
R/W
MDIO3
R/W
MDIO2
R/W
MDIO1
R/W
MDIO0
R/W
Bit
Symbol
Name
Definition
R/W
Def.
7
6
5
4
3
2
1
0
MDIO7
MDIO6
MDIO5
MDIO4
MDIO3
MDIO2
MDIO1
MDIO0
MDIO Data
These two registers contain the 16-bit data
portion of the 32-bit MI word that is either
written to or read from an external PHY over
the MDIO bidirectional I/O pin.
Bit 7 of Register 1 corresponds to the first
bit transmitted/received on MDIO of the
data word portion of the 32-bit MI word; bit
0 of Register 0 is the last bit
transmitted/received.
R/W
0
Table 30
Command/Status 0 Register Definition
7
6
5
4
3
2
1
0
MDCPER2
R/W
MDCPER1
R/W
MDCPER0
R/W
REGAD4
R/W
REGAD3
R/W
REGAD2
R/W
REGAD1
R/W
REGAD0
R/W
Bit
Symbol
Name
Definition
R/W
Def.
7
6
5
MDCPER2
MDCPER1
MDCPER0
MDC Clock
Period Select
These 3 bits determine the period of the
MDC clock to the external PHY according
to the formula:
MDC Period = (SCLK Period) x 2 x
(MDCPER[2:0] +1)
R/W
1
4
3
2
1
0
REGAD4
REGAD3
REGAD2
REGAD1
REGAD0
PHY Register
Address Select
These 5 bits contain the address of the
register to be accessed in the external
PHY. REGAD0 corresponds to the LSB of
the register address and is transmitted
last.
R/W
0
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