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參數(shù)資料
| 型號： | CTMRM |
| 英文描述： | Configurable Timer Module Reference Manual |
| 中文描述： | 配置定時(shí)器模塊參考手冊 |
| 文件頁數(shù)： | 85/164頁 |
| 文件大?。?/td> | 1148K |
| 代理商： | CTMRM |
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CTM
REFERENCE
MOTOROLA
8-15
DOUBLE ACTION SUBMODULE (DASM)
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Go to: www.freescale.com
8
IL[2:0] — Interrupt level bits
The three interrupt level bits are read/write control bits that select the priority level of interrupt
requests made by the DASM. These bits can be read or written at any time and are cleared by
reset.
IARB3 — Interrupt arbitration bit 3
The read/write IARB3 bit works in conjunction with the IARB[2:0] field in the BIUSM module
configuration register. Each module that generates interrupt requests on the IMB must have a
unique value in the arbitration field (IARB). This interrupt arbitration identification number is used
to arbitrate for the IMB when modules generate simultaneous interrupts of the same priority (see
Section 3). The IARB3 bit is cleared by reset.
WOR — Wired-OR bit
In the DIS, IPWM, IPM and IC modes, the WOR bit is not used; reading this bit returns the value
that was previously written.
In the OCB, OCAB and OPWM modes, the WOR bit selects whether the output buffer is configured
for open-drain or totem pole operation.
1 (set)
–
Output buffer is open-drain.
0 (clear) –
Output buffer is totem pole.
The WOR bit is cleared by reset.
BSL — Bus select bit
This control bit selects the time base bus to be connected to the DASM.
1 (set)
–
The DASM is connected to time base bus B.
0 (clear) –
The DASM is connected to time base bus A.
Note:
The time base bus configurations (A and B) are specific to each CTM implementation
(eg. CTM2). Please refer to the appropriate appendix for details.
IL2
0
0
0
0
1
1
1
1
IL1
0
0
1
1
0
0
1
1
IL0
0
1
0
1
0
1
0
1
Selected level
Interrupt disabled
Interrupt level 1 (lowest)
Interrupt level 2
Interrupt level 3
Interrupt level 4
Interrupt level 5
Interrupt level 6
Interrupt level 7 (highest)
F
.
Freescale Semiconductor, Inc.
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PDF描述 |
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