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參數(shù)資料
| 型號： | CTMRM |
| 英文描述： | Configurable Timer Module Reference Manual |
| 中文描述： | 配置定時器模塊參考手冊 |
| 文件頁數(shù)： | 48/164頁 |
| 文件大?。?/td> | 1148K |
| 代理商： | CTMRM |
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MOTOROLA
5-4
CTM
REFERENCE
FREE-RUNNING COUNTER SUBMODULE (FCSM)
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5
5.7
FCSM registers
The FCSM register map comprises four 16-bit register locations. As shown in Table 5-1, the
register block contains two FCSM registers and two reserved registers. All unused bits and
reserved address locations return zero when read by the software. Writing to unused bits and
reserved address locations has no effect. In CTM implementations featuring multiple FCSMs, each
FCSM has its own set of registers.
Note:
All register addresses in this section are offsets from the base address of the FCSM.
5.7.1
FCSMSIC — FCSM status/interrupt/control register
COF — Counter overflow flag bit
This status flag bit indicates whether or not a counter overflow has occurred. An overflow is defined
to be the transition of the counter from $FFFF to $0000. If the IL field is non-zero, an interrupt
request is generated when the COF bit is set.
1 (set)
–
Counter overflow has occurred.
0 (clear) –
Counter overflow has not occurred.
This flag bit is set only by the hardware and cleared only by the software or by a system reset. To
clear the flag, the software must first read the bit (as ‘one’) then write a ‘zero’ to the bit.
Note:
The flag clearing mechanism will work only if no flag setting event occurs between the
read and write operations; if a COF setting event occurs between the read and write
operations, the COF bit will not be cleared.
(1) Offset fromthe base address of the FCSMsubmodule.
(1) Offset fromthe base address of the FCSMsubmodule.
Table 5-1
FCSM register map
Address
(1)
$00
$02
$04
$06
15
8 7
0
Status, interrupt and control register (FCSMSIC)
Counter register(FCSMCNT)
Bit:
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
FCSMSIC
$00
(1)
COF
IL2
IL1
IL0
IARB3
DRVA DRVB
IN
CLK2 CLK1 CLK0
Reset:
0
0
0
0
0
0
0
0
u
0
0
0
0
0
0
0
F
.
Freescale Semiconductor, Inc.
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PDF描述 |
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