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參數(shù)資料
| 型號： | CTMRM |
| 英文描述： | Configurable Timer Module Reference Manual |
| 中文描述： | 配置定時器模塊參考手冊 |
| 文件頁數(shù)： | 66/164頁 |
| 文件大?。?/td> | 1148K |
| 代理商： | CTMRM |
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MOTOROLA
7-8
CTM
REFERENCE
SINGLE ACTION SUBMODULE (SASM)
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7
To clear the flag, the software must first read the bit (as ‘one’) then write a ‘zero’ to the bit.
Note:
The flag clearing mechanism will work only if no flag setting event occurs between the
read and write operations; if a FLAG setting event occurs between the read and write
operations, the FLAG bit will not be cleared.
IL[2:0] — Interrupt level bits
The three interrupt level bits are read/write control bits that select the priority level of interrupt
requests made by the SASM. These bits can be read or written at any time and are cleared by
reset.
Note:
These bits affect both SASM channels, not just channel A.
IARB3 — Interrupt arbitration bit 3
The read/write IARB3 bit works in conjunction with the IARB[2:0] field in the BIUSM module
configuration register. Each module that generates interrupt requests on the IMB must have a
unique value in the arbitration field (IARB). This interrupt arbitration identification number is used
to arbitrate for the IMB when modules generate simultaneous interrupts of the same priority (see
Section 3). The IARB3 bit is cleared by reset.
Note:
This bit affects both SASM channels, not just channel A.
IEN — Interrupt enable bit
This control bit enables interrupts on channel A when the FLAG bit is set and the IL[2:0] field is
non-zero. This bit is cleared by reset.
1 (set)
–
Interrupts enabled.
0 (clear) –
Interrupts disabled.
IL2
0
0
0
0
1
1
1
1
IL1
0
0
1
1
0
0
1
1
IL0
0
1
0
1
0
1
0
1
Selected level
Interrupt disabled
Interrupt level 1 (lowest)
Interrupt level 2
Interrupt level 3
Interrupt level 4
Interrupt level 5
Interrupt level 6
Interrupt level 7 (highest)
F
.
Freescale Semiconductor, Inc.
相關PDF資料 |
PDF描述 |
|---|---|
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