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參數(shù)資料
| 型號： | CPU16RM |
| 英文描述： | M68HC16 Family CPU16 Reference Manual |
| 中文描述： | M68HC16家庭CPU16參考手冊 |
| 文件頁數(shù)： | 460/482頁 |
| 文件大?。?/td> | 2417K |
| 代理商： | CPU16RM |
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MOTOROLA
A-12
COMPARISON OF CPU16/M68HC11 CPU ASSEMBLY LANGUAGE
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CPU16
REFERENCE MANUAL
A.5.3 PSHA, PSHB
These instructions operate in the same way as the M68HC11 instructions with the
same mnemonics. However, because the CPU16 normally pushes words from an
even boundary, pushing byte data to the stack can misalign the stack pointer and
degrade performance.
A.5.4 PULA, PULB
These instructions operate in the same way as the M68HC11 instructions with the
same mnemonics. However, because the CPU16 normally pulls words from the stack,
pulling byte data can misalign the stack pointer and degrade performance.
A.5.5 RTI
The CPU16 stack frame differs from the M68HC11 CPU stack frame. The CPU16
stacks only the current PC and
CCR
before exception processing begins. In order to
resume execution after interrupt with the correct instruction, RTI subtracts $0006 from
the stacked PK : PC.
A.5.6
SWI
The CPU16 stack frame differs from the M68HC11 CPU stack frame. The PK : PC
value at the time of execution is the first word address of SWI plus $0006. If this value
were stacked, RTI would cause SWI to execute again. In order to resume execution
with the instruction following SWI, $0002 is added to the PK : PC value prior to stack-
ing. The programmer must designate (PSHM) which other registers are stacked during
an interrupt.
A.5.7
TAP
The CPU16 CCR and the M68HC11 CPU CCR are different. The CPU16 interrupt pri-
ority scheme differs from that of the M68HC11 CPU. The CPU16 interrupt priority field
cannot be changed by the TAP instruction.
A.5.7.1
M68HC11
CPU
Implementation:
A.5.7.2
CPU16
Implementation:
7
6
5
4
3
2
1
0
A7
7
S
A6
6
X
A5
5
H
A4
4
I
A3
3
N
A2
2
Z
A1
1
V
A0
0
C
7
6
5
4
3
2
1
0
A7
15
S
A6
14
MV
A5
13
H
A4
12
EV
A3
11
N
A2
10
Z
A1
9
V
A0
8
C
7
6
IP
5
4
3
2
1
0
SM
PK
F
Freescale Semiconductor, Inc.
n
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