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參數(shù)資料
| 型號： | CPU16RM |
| 英文描述： | M68HC16 Family CPU16 Reference Manual |
| 中文描述： | M68HC16家庭CPU16參考手冊 |
| 文件頁數(shù)： | 34/482頁 |
| 文件大?。?/td> | 2417K |
| 代理商： | CPU16RM |
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MOTOROLA
3-10
SYSTEM RESOURCES
CPU16
REFERENCE MANUAL
3.5.1.3 Read/Write Signal
R/W determines the direction of the transfer during a bus cycle. This signal changes
state, when required, at the beginning of a bus cycle, and is valid while AS is asserted.
The signal may remain low for two consecutive write cycles.
3.5.2 Address Bus
Bus signals ADDR[19:0] define the address of the byte (or the most significant byte)
to be transferred during a bus cycle. The MCU places the address on the bus at the
beginning of a bus cycle. The address is valid while address strobe (AS) is asserted.
AS is a timing signal that indicates the validity of an address on the address bus and
of many control signals. It is asserted one-half clock after the beginning of a bus cycle.
3.5.3 Data Bus
Bus signals DATA[15:0] comprise a bidirectional, nonmultiplexed parallel bus that
transfers data to or from the MCU. A read or write operation can transfer 8 or 16 bits
of data in one bus cycle. During a read cycle, the data is latched by the MCU on the
last falling edge of the clock for that bus cycle. For a write cycle, all 16 bits of the data
bus are driven, regardless of the port width or operand size. The EBI places the data
on the data bus one-half clock cycle after AS is asserted in a write cycle.
Data strobe (DS) is a timing signal. For a read cycle, the MCU asserts DS to signal an
external device to place data on the bus. DS is asserted at the same time as AS during
a read cycle. For a write cycle, DS signals an external device that data on the bus is
valid. The EBI asserts DS one full clock cycle after the assertion of AS during a write
cycle.
3.5.4 Bus Cycle Termination Signals
During bus cycles, external devices assert the data transfer and size acknowledge sig-
nals (DSACK1 and/or DSACK0). During a read cycle, the signals tell the EBI to termi-
nate the bus cycle and to latch data. During a write cycle, the signals indicate that an
external device has successfully stored data and that the cycle may terminate. These
signals also indicate to the EBI the size of the port for the bus cycle just completed.
The bus error signal (BERR) is also a bus cycle termination indicator and can be used
in the absence of DSACK to indicate a bus error condition. It can also be asserted in
conjunction with DSACKx to indicate a bus error condition, provided it meets the ap-
propriate timing requirements. Simultaneous assertion of BERR and HALT is treated
in the same way as assertion of BERR alone.
An internal bus monitor can be used to generate the BERR signal for internal and in-
ternal-to-external transfers. An external bus master must provide its own BERR gen-
eration and drive the BERR pin, since the internal BERR monitor has no information
about transfers initiated by an external bus master.
Finally, autovector signal (AVEC) can be used to terminate external IRQ pin interrupt
acknowledge cycles. AVEC indicates to the EBI that it must internally generate a vec-
F
Freescale Semiconductor, Inc.
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Go to: www.freescale.com
n
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