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參數(shù)資料
| 型號(hào)： | CPU16RM |
| 英文描述： | M68HC16 Family CPU16 Reference Manual |
| 中文描述： | M68HC16家庭CPU16參考手冊(cè) |
| 文件頁(yè)數(shù)： | 380/482頁(yè) |
| 文件大小： | 2417K |
| 代理商： | CPU16RM |
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MOTOROLA
8-6
INSTRUCTION TIMING
CPU16
REFERENCE MANUAL
8.5 Examples
The examples below illustrate the effect of bus width, alignment, and access speed on
three instructions. Separate entries for operand and program access show the effect
of accesses from differing types of memory.
The first example for each instruction assumes two system clock cycles per bus cycle
and 16-bit aligned access, so that CL
I
can be determined and used in the subsequent
examples. Calculated values are underlined.
8.5.1 LDD (Load D) Instruction
The general form of this instruction is: LDD (operand). Examples show effects of var-
ious access parameters on a single-word instruction.
8.5.1.1 LDD IND8, X
8.5.1.2 LDD IND8, X
8.5.1.3 LDD IND8, X
16-bit operand data bus, 2 clocks per bus cycle, aligned
16-bit program data bus, 2 clocks per bus cycle
Number of
Accesses
Width
1
16
Number of
Accesses
Width
1
16
CL
T
6
CL
O
Operand
Bus
Number of
Bus Cycles
1
Number of
Bus Cycles
1
Clocks per
Bus Cycle
2
Clocks per
Bus Cycle
2
2
Program
Bus
CL
P
2
CL
I
2
8-bit operand data bus, 3 clocks per bus cycle, aligned
16-bit program data bus, 2 clocks per bus cycle
Number of
Accesses
Width
1
8
Number of
Accesses
Width
1
16
CL
T
10
CL
O
Operand
Bus
Number of
Bus Cycles
2
Number of
Bus Cycles
1
Clocks per
Bus Cycle
3
Clocks per
Bus Cycle
2
6
Program
Bus
CL
P
2
CL
I
2
16-bit operand data bus, 2 clocks per bus cycle, misaligned
8-bit program data bus, 3 clocks per bus cycle
Number of
Accesses
Width
1
16
Number of
Accesses
Width
1
8
CL
T
12
CL
O
Operand
Bus
Number of
Bus Cycles
2
Number of
Bus Cycles
2
Clocks per
Bus Cycle
2
Clocks per
Bus Cycle
3
4
Program
Bus
CL
P
6
CL
I
2
F
Freescale Semiconductor, Inc.
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n
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