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參數(shù)資料
| 型號： | CPU16RM |
| 英文描述： | M68HC16 Family CPU16 Reference Manual |
| 中文描述： | M68HC16家庭CPU16參考手冊 |
| 文件頁數(shù)： | 401/482頁 |
| 文件大?。?/td> | 2417K |
| 代理商： | CPU16RM |
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CPU16
REFERENCE MANUAL
DEVELOPMENT SUPPORT
MOTOROLA
10-3
State signals can be latched asynchronously on the falling and rising edges of either
address strobe (AS) or data strobe (DS). They can also be latched synchronously us-
ing the microcontroller CLKOUT signal.
SECTION 3 SYSTEM RESOURCES
contains
more information about bus control signals. Refer to the appropriate microcontroller
user's manual for specific timing information.
Figure 10-2
shows minimum logic required to demultiplex IPIPE0 and IPIPE1.
Figure 10-2 IPIPE DEMUX Logic
10.1.3 Pipeline State Signals
The six state signals show instruction execution sequence. The order in which a de-
velopment system evaluates the signals is critical. In particular, the development sys-
tem must first evaluate START, then ADVANCE, and then FETCH for each instruction
word. When combined START & FETCH signals are asserted, START applies to the
current content of pipeline stage B, while FETCH applies to current data bus content.
Relationships between state signals are discussed in the following descriptions.
10.1.3.1 NULL — No Instruction Pipeline Activity
NULL assertion indicates that there is no instruction pipeline activity associated with
the current bus cycle.
10.1.3.2 START — Instruction Start
START assertion indicates that an instruction in stage B has begun to execute. START
affects subsequent operation of ADVANCE and FETCH. The development system
must flag the instruction word in stage B as started when START is asserted.
IPIPE0
(PHASE 2)
IPIPE0
(PHASE 1)
IPIPE1
(PHASE 2)
IPIPE1
(PHASE 1)
ANALYZER
STROBE
IPIPE0
IPIPE1
AS
DS
D
Q
D
Q
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
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