- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄382908 > CPU16RM M68HC16 Family CPU16 Reference Manual PDF資料下載
參數(shù)資料
| 型號(hào)： | CPU16RM |
| 英文描述： | M68HC16 Family CPU16 Reference Manual |
| 中文描述： | M68HC16家庭CPU16參考手冊(cè) |
| 文件頁(yè)數(shù)： | 399/482頁(yè) |
| 文件大?。?/td> | 2417K |
| 代理商： | CPU16RM |
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CPU16
REFERENCE MANUAL
DEVELOPMENT SUPPORT
MOTOROLA
10-1
SECTION 10 DEVELOPMENT SUPPORT
The CPU16 incorporates powerful tools for tracking program execution and for system
debugging. These tools are deterministic opcode tracking, breakpoint exceptions, and
the background debugging mode. Judicious use of CPU16 capabilities permits in-cir-
cuit emulation and system debugging using a bus state analyzer, a simple serial inter-
face, and a terminal.
10.1 Deterministic Opcode Tracking
The CPU16 has two multiplexed outputs, IPIPE0 and IPIPE1, that enable external
hardware to monitor the instruction pipeline during normal program execution. The sig-
nals IPIPE0 and IPIPE1 can be demultiplexed into six pipeline state signals that allow
a state analyzer to synchronize with instruction stream activity.
10.1.1 Instruction Pipeline
There are three functional blocks involved in fetching, decoding, and executing in-
structions. These are the microsequencer, the instruction pipeline, and the execution
unit. These elements function concurrently.
Figure 10-1
shows the functional blocks.
The microsequencer controls the order in which instructions are fetched, advanced
through the pipeline, and executed. It increments the program counter and generates
IPIPE0 and IPIPE1 from internal signals.
The execution unit evaluates opcodes, interfaces with the microsequencer to advance
instructions through the pipeline, and performs instruction operations.
The effects of microsequencer and execution unit actions are always reflected in pipe-
line status — consequently, monitoring the pipeline provides an accurate picture of
CPU16 operation for debugging purposes.
The pipeline is a three stage FIFO. Fetched opcodes are latched into stage A, then
advanced to stage B, where opcodes are evaluated. The execution unit accesses op-
erands from either stage A or stage B (stage B accesses are limited to 8-bit operands).
After execution, opcodes are moved from stage B to stage C, where they remain until
the next instruction is complete.
F
Freescale Semiconductor, Inc.
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Go to: www.freescale.com
n
.
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PDF描述 |
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