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參數(shù)資料
| 型號： | CPU16RM |
| 英文描述： | M68HC16 Family CPU16 Reference Manual |
| 中文描述： | M68HC16家庭CPU16參考手冊 |
| 文件頁數(shù)： | 452/482頁 |
| 文件大?。?/td> | 2417K |
| 代理商： | CPU16RM |
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MOTOROLA
A-4
COMPARISON OF CPU16/M68HC11 CPU ASSEMBLY LANGUAGE
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CPU16
REFERENCE MANUAL
A.3 CPU16 Instruction Formats and Pipelining Mechanism
A.3.1 Instruction Format
CPU16 instructions consist of an 8-bit opcode, which may be preceded by an 8-bit pre-
byte and/or followed by one or more operands.
Opcodes are mapped in four 256-instruction pages. Page 0 opcodes stand alone, but
page 1, 2, and 3 opcodes are pointed to by a prebyte code on page 0. The prebytes
are $17 (page 1), $27 (page 2), and $37 (page 3).
Operands can be four bits, eight bits or sixteen bits in length. However, because the
CPU16 fetches instructions from even byte boundaries, each instruction must contain
an even number of bytes.
Operands are organized as bytes, words, or a combination of bytes and words. Four-
bit operands are either zero-extended to eight bits, or packed two to a byte. The largest
instructions are 6 bytes in length. Size, order, and function of operands are evaluated
when an instruction is decoded.
A page 0 opcode and an 8-bit operand can be fetched simultaneously. Instructions that
use 8-bit indexed, immediate, and relative addressing modes have this form — code
written with these instructions is very compact.
A.3.2 Execution Model
This description is a simplified model of the mechanism the CPU16 uses to fetch and
execute instructions. Functional divisions in the model do not necessarily correspond
to distinct architectural subunits of the microprocessor.
There are three functional blocks involved in fetching, decoding, and executing
instructions. These are the microsequencer, the instruction pipeline, and the execution
unit. These elements function concurrently — at any given time, all three may be
active.
A.3.2.1 Microsequencer
The microsequencer controls the order in which instructions are fetched, advanced
through the pipeline, and executed. It increments the program counter and generates
multiplexed external tracking signals IPIPE0 and IPIPE1 from internal signals that con-
trol execution sequence.
A.3.2.2 Instruction Pipeline
The pipeline is a three stage FIFO that holds instructions while they are decoded and
executed. As many as three instructions can be in the pipeline at one time (single-word
instructions, one held in stage C, one being executed in stage B, and one latched in
stage A).
F
Freescale Semiconductor, Inc.
n
.
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