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參數(shù)資料
| 型號(hào)： | CPU16RM |
| 英文描述： | M68HC16 Family CPU16 Reference Manual |
| 中文描述： | M68HC16家庭CPU16參考手冊 |
| 文件頁數(shù)： | 414/482頁 |
| 文件大?。?/td> | 2417K |
| 代理商： | CPU16RM |
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MOTOROLA
10-16
DEVELOPMENT SUPPORT
CPU16
REFERENCE MANUAL
Figure 10-11 Serial Interface Timing Diagram
One full clock period after the rising edge of DSCLK, the updated counter value is
checked. If the counter has reached zero, the receive data latch is updated from the
input shift register. At the same time, the output shift register is reloaded with a “not
ready/come again” response. When the receive data latch is loaded, the CPU is re-
leased to act on the new data. Response data overwrites “not ready” when the CPU
has completed the current operation.
Data written into the output shift register appears immediately on the DSO signal. In
general, this action changes the state of the signal from logic level one (“not ready”) to
logic level zero (valid data). However, this level change only occurs if the transfer is
completed. Error conditions cause the “not ready” status bit to be overwritten.
The DSO state change can be used to signal interface hardware that the next serial
transfer may begin. A time-out of sufficient length to trap error conditions that do not
change the state of DSO must be incorporated into the design. Hardware interlocks in
the CPU prevent result data from corrupting serial transfers in progress.
10.4.7.2 Development System Serial Logic
The development system must initiate BDM and supply the BDM serial clock. Serial
logic must be designed so that these functions do not affect one another.
CLKOUT
FREEZE
DSCLK
DSI
SAMPLE
WINDOW
INTERNAL
SYNCHRONIZED
DSCLK
INTERNAL
SYNCHRONIZED
DSI
DSO
CLKOUT
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
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