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參數(shù)資料
| 型號： | CPU16RM |
| 英文描述： | M68HC16 Family CPU16 Reference Manual |
| 中文描述： | M68HC16家庭CPU16參考手冊 |
| 文件頁數(shù)： | 402/482頁 |
| 文件大小： | 2417K |
| 代理商： | CPU16RM |
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MOTOROLA
10-4
DEVELOPMENT SUPPORT
CPU16
REFERENCE MANUAL
10.1.3.3 ADVANCE — Instruction Pipeline Advance
ADVANCE assertion indicates that words in the instruction pipeline are being copied
from one stage to another.
If START has been asserted for the word in stage B, the content of stage B is copied
into stage C. Regardless of START assertion, content of stage A is copied into stage
B.
When a word is copied from stage B to stage C, instruction execution is complete, and
a new opcode must be copied into stage B.
When the content of stage A is copied into stage B, prior content of stage B is over-
written. ADVANCE assertion without an associated START assertion indicates that
the pipeline is being filled, either before normal execution of instructions begins or after
a change of program flow.
If the development system has flagged the instruction word in stage B as started, that
flag must be cleared when ADVANCE is asserted.
10.1.3.4 FETCH — Instruction Fetch
FETCH assertion shows that the current content of the data bus is being latched into
stage A. FETCH occurs only during instruction fetch bus cycles.
10.1.3.5 EXCEPTION — Exception Processing in Progress
EXCEPTION assertion indicates that all subsequent bus cycles until the next START
assertion are part of an exception processing sequence.
EXCEPTION is not asserted during exceptions initiated by the SWI instruction nor dur-
ing division by zero exceptions. The timing of EXCEPTION assertion for other excep-
tions differs according to the type of exception.
Exceptions are recognized at instruction boundaries. Time elapses between detection
of the exception and the start of exception processing. A prefetch bus cycle for the next
instruction is initiated during this period.
Because interrupts are recognized quickly, EXCEPTION is asserted during the
prefetch bus cycle. The bus cycle is completed, and the prefetched word is overwritten
when the pipeline is filled with interrupt handler instructions.
For exceptions other than interrupt, the prefetch bus cycle is completed before EX-
CEPTION is asserted. Assertion coincides with the first stacking operation. The
prefetched word is overwritten when the pipeline is refilled with exception handler in-
structions.
10.1.3.6 INVALID — PHASE1/PHASE2 Signal Invalid
INVALID is always asserted during phase 2. INVALID assertion indicates that all non-
null signals derived from PHASE1 must be ignored.
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
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