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參數(shù)資料
| 型號： | CPU16RM |
| 英文描述： | M68HC16 Family CPU16 Reference Manual |
| 中文描述： | M68HC16家庭CPU16參考手冊 |
| 文件頁數(shù)： | 169/482頁 |
| 文件大?。?/td> | 2417K |
| 代理商： | CPU16RM |
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CPU16
REFERENCE MANUAL
INSTRUCTION GLOSSARY
MOTOROLA
6-101
EDIV
Operation:
Extended Unsigned Integer Divide
EDIV
(E : D)
/
(IX)
IX
Remainder
D
Description:
Divides a 32-bit unsigned dividend contained in concatenated accu-
mulators E and D by a 16-bit divisor contained in index register X.
The quotient is placed in IX and the remainder in D. There is an im-
plied radix point to the right of the quotient (IX0). An implied radix
point is assumed to occupy the same position in both dividend and
divisor.
The states of condition code register bits N, Z, V, and C are unde-
fined after division by zero, but accumulator contents are not
changed. Division by zero causes an exception. See
SECTION 9
EXCEPTION PROCESSING
for more information. The states of the
N, Z, and C bits are also undefined after overflow.
Syntax:
Standard
Condition Code Register:
S:
Not affected.
Not affected.
Not affected.
Not affected.
Set if IX15
=
1 as a result of operation; else cleared. Undefined after overflow or division by zero.
Set if (IX)
=
$0000 as a result of operation; else cleared. Undefined after overflow or division by zero.
Set if (IX)
>
$FFFF as a result of operation; else cleared. Undefined after division by zero.
Set if 2
Remainder
≥
Divisor; else cleared. Undefined after overflow or division by zero.
Not affected.
Not affected.
Not affected.
Instruction Format:
MV:
H:
EV:
N:
Z:
V:
C:
IP:
SM:
PK:
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
S
MV
H
EV
N
Z
V
C
IP
SM
PK
—
—
—
—
—
—
—
Addressing Mode
INH
Opcode
3728
Operand
—
Cycles
24
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
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PDF描述 |
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