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參數資料
| 型號： | celeron 700 |
| 廠商： | Intel Corp. |
| 英文描述： | Intel Celeron Processor Up To 700 MHz(頻率達700MHz的INTEL Celeron 處理器) |
| 中文描述： | 英特爾賽揚處理器高達700兆赫（頻率達700MHz的英特爾賽揚處理器的） |
| 文件頁數： | 37/118頁 |
| 文件大?。?/td> | 990K |
| 代理商： | CELERON 700 |
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Datasheet
37
Intel
Celeron Processor up to 700 MHz
NOTES:
1. Unless otherwise noted, all specifications in this table apply to all Intel
Celeron processor frequencies.
2. These specifications are tested during manufacturing.
3. All AC timings for the APIC I/O signals are referenced to the PICCLK rising edge at 1.25 V at the processor
core pins. All APIC I/O signal timings are referenced at 1.25 V at the processor core pins.
4. This specification applies to Intel Celeron processors operating with a 66 MHz Intel Celeron processor
system bus only.
5. Referenced to PICCLK rising edge.
6. For open drain signals, valid delay is synonymous with float delay.
7. Valid delay timings for these signals are specified to 2.5 V +5%.
8. Valid delay timings for these signals are specified to 1.5 V +5%.
Table 21. System Bus AC Specifications (APIC Clock and APIC I/O) at the Processor Core
Pins (For S.E.P. and PGA Packages)
1, 2, 3, 4
T# Parameter
Min
Max
Unit
Figure
Notes
T21: PICCLK Frequency
2.0
33.3
MHz
T22: PICCLK Period
30.0
500.0
ns
3
T23: PICCLK High Time
S.E.P.P and PPGA
FC-PGA
11.0
10.5
ns
ns
3
3
@>2.0V
@>2.0V
T24: PICCLK Low Time
S.E.P.P and PPGA
FC-PGA
11.0
10.5
ns
ns
3
3
@<0.5V
@<0.5V
T25: PICCLK Rise Time
0.25
3.0
ns
3
(0.5V-2.0V)
T26: PICCLK Fall Time
0.25
3.0
ns
3
(2.0V-0.5V)
T27: PICD[1:0] Setup Time
S.E.P.P and PPGA
FC-PGA
8.0
5.0
ns
ns
5
5
5
5
T28: PICD[1:0] Hold Time
2.5
ns
5
5
T29: PICD[1:0] Valid Delay (S.E.P.P
and PPGA only)
1.5
10.0
ns
4
5, 6, 7
T29a: PICD[1:0] Valid Delay (Rising
Edge) (FC-PGA only)
1.5
8.7
ns
4
5, 6, 8
T29b: PICD[1:0] Valid Delay (Falling
Edge) (FC-PGA only)
1.5
12.0
ns
4
5, 6, 8
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