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參數(shù)資料
| 型號： | celeron 700 |
| 廠商： | Intel Corp. |
| 英文描述： | Intel Celeron Processor Up To 700 MHz(頻率達(dá)700MHz的INTEL Celeron 處理器) |
| 中文描述： | 英特爾賽揚(yáng)處理器高達(dá)700兆赫（頻率達(dá)700MHz的英特爾賽揚(yáng)處理器的） |
| 文件頁數(shù)： | 36/118頁 |
| 文件大?。?/td> | 990K |
| 代理商： | CELERON 700 |
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36
Datasheet
Intel
Celeron Processor up to 700 MHz
NOTES:
1. Unless otherwise noted, all specifications in this table apply to Intel
Celeron FC-PGA processors at all
frequencies and cache sizes.
2. For a reset, the clock ratio defined by these signals must be a safe value (their final or a lower-multiplier)
within this delay unless PWRGOOD is being driven inactive.
3. These parameters apply to processor engineering samples only. For production units, the processor core
frequency will be determined through the processor internal logic.
1. Unless otherwise noted, all specifications in this table apply to all Intel Celeron processor frequencies.
2. Not 100% tested. Specified by design characterization.
3. All AC timings for the APIC I/O signals are referenced to the PICCLK rising edge at 0.7 V at the processor
edge fingers. All APIC I/O signal timings are referenced at 1.25 V at the processor edge fingers.
4. This specification applies to Intel Celeron processors operating with a 66 MHz Intel Celeron processor
system bus only.
5. Referenced to PICCLK rising edge.
6. For open drain signals, valid delay is synonymous with float delay.
7. Valid delay timings for these signals are specified to 2.5 V +5%.
Table 19. System Bus AC Specifications (Reset Conditions) (for the FC-PGA Package)
1
T# Parameter
Min
Max
Unit
Figure
Notes
T16: Reset Configuration Signals
(A[14:5]#, BR0#, INIT#)
Setup Time
T17: Reset Configuration Signals
(A[14:5]#, BR0#, INIT#) Hold
Time
T18: Reset Configuration Signals
(A20M#, IGNNE#, LINT[1:0])
Setup Time
T19: Reset Configuration Signals
(A20M#, IGNNE#, LINT[1:0])
Delay Time
T20: Reset Configuration Signals
(A20M#, IGNNE#, LINT[1:0])
Hold Time
4
BCLKs
7
Before deassertion of
RESET#
2
20
BCLKs
7
After clock that
deasserts RESET#
1
ms
7
Before deassertion of
RESET#, 3
5
BCLKs
7
After assertion of
RESET#, 2, 3
2
20
BCLKs
7
After clock that
deasserts RESET#, 3
Table 20. System Bus AC Specifications (APIC Clock and APIC I/O) at the Processor Edge
Fingers (for S.E.P. Package)
1, 2, 3, 4
T# Parameter
Min
Max
Unit
Figure
Notes
T21’: PICCLK Frequency
2.0
33.3
MHz
T22’: PICCLK Period
30.0
500.0
ns
3
T23’: PICCLK High Time
12.0
ns
3
T24’: PICCLK Low Time
12.0
ns
3
T25’: PICCLK Rise Time
0.25
3.0
ns
3
T26’: PICCLK Fall Time
0.25
3.0
ns
3
T27’: PICD[1:0] Setup Time
8.5
ns
5
5
T28’: PICD[1:0] Hold Time
3.0
ns
5
5
T29’: PICD[1:0] Valid Delay
3.0
12.0
ns
4
5, 6, 7
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