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參數(shù)資料
| 型號： | OR3LP26B |
| 英文描述： | Field-Programmable System Chip (FPSC) Embedded Master/Target PCI Interface |
| 中文描述： | 現(xiàn)場可編程系統(tǒng)芯片（促進文化基金）嵌入式主/目標PCI接口 |
| 文件頁數(shù)： | 90/184頁 |
| 文件大小： | 5590K |
| 代理商： | OR3LP26B |
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ORCAOR3LP26B FPSC
Embedded Master/Target PCI Interface
Data Sheet
March 2000
90
L Lucent Technologies Inc.
PCI Bus Core Detailed Description
Quad Port
(continued)
Master Write, Nonburst Transaction
Figure 27 (FPGA bus) and Figure 25 (PCI bus) show the timing of a Master write, nonburst transaction. In Figure
27, the transaction is initiated by the FPGA application asserting Master address enable (
maenn
), while providing
the command word and the lower DWORD address on bus
mwdata
. On the next clock, for 64-bit address mode,
the upper DWORD address is provided on bus
mwdata
while asserting
wmlastcycn
. On the next clock,
maenn
is
deasserted and the one DWORD of data is provided on bus
mwdata
along with assertion of the Master write data
enable (
mwdataenn
). The forth clock provided the second DWORD of data an assertion of
mwlastcycn
. Since the
protocol for providing start-up data is fixed for a specific operation, the FPGA application can be preprogrammed
with the sequence, or can use the value of the Master state counter (
mstatecntr
) to assist in determination of the
next required data word of information. This completes the setup for this operation. Execution begins on the PCI
bus, as shown in Figure 25.
5-8847F).a
Figure 25. Master Write Single (PCI Bus, 64-Bit)
T0
T1
T2
T3
T4
ADRS
DATA
CMD
BEs
clk
framen
ad
c_ben
irdyn
devseln
trdyn
stopn
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PDF描述 |
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