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參數(shù)資料
| 型號： | OR3LP26B |
| 英文描述： | Field-Programmable System Chip (FPSC) Embedded Master/Target PCI Interface |
| 中文描述： | 現(xiàn)場可編程系統(tǒng)芯片（促進(jìn)文化基金）嵌入式主/目標(biāo)PCI接口 |
| 文件頁數(shù)： | 123/184頁 |
| 文件大?。?/td> | 5590K |
| 代理商： | OR3LP26B |
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Lucent Technologies Inc.
Lucent Technologies Inc.
123
Data Sheet
March 2000
ORCAOR3LP26B FPSC
Embedded Master/Target PCI Interface
Configuration Space of the PCI Core
The following section describes the configuration space of the PCI core. This includes the layout and organization
as called out in the PCI Specification as well as details specific to the PCI core’s implementation. Note that the
term configuration has two meanings: in the FPGA context, it refers to the programming of the FPGA’s SRAM to
define its functionality, and in the PCI context, it refers to the process of initializing the personality of the PCI agent
residing at a specific location or card slot via a data space that is physically addressed. The PCI’s configuration
space is being discussed here.
PCI Bus Configuration Space Organization
Table 41 shows the layout of the PCI core’s configuration space. The header type is 00 hex (non-PCI-to-PCI
bridge). All required and many optional features are implemented. Note that the defined space extends beyond 3F
hex, and includes provisions for hot swap and FPGA configuration via the PCI bus. Table 42 further details the con-
tent and function of each register in the PCI configuration space.
Table 41. Configuration Space Layout
31
16 15
0
Device ID
Status
Vendor ID
Command
00h
04h
08h
0Ch
10h
14h
18h
1Ch
20h
24h
28h
2Ch
30h
34h
3Ch
40h
44h
48c
40c
48h
54h
thru
FFh
Class Code
Header Type
Revision ID
Cache Line Size
BIST
Latency Timer
Base Address Registers
Cardbus CIS Pointer
Subsystem ID
Subsystem Vendor ID
Expansion ROM Base Address
Reserved
Min_Gnt
Cap_Ptr
Interrupt Line
Max_Lat
Interrupt Pin
FPGA Configuration Command-Status Register
FPGA Configuration Data Register
Scratch Register
Reserved
HS_CSR
Next Item
Reserved
Reserved
Reserved
Capability ID
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