參數(shù)資料
型號(hào)： OR3LP26B
英文描述： Field-Programmable System Chip (FPSC) Embedded Master/Target PCI Interface
中文描述： 現(xiàn)場(chǎng)可編程系統(tǒng)芯片（促進(jìn)文化基金）嵌入式主/目標(biāo)PCI接口
文件頁(yè)數(shù)： 155/184頁(yè)
文件大小： 5590K
代理商： OR3LP26B
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Lucent Technologies Inc.
Lucent Technologies Inc.
155
Data Sheet
March 2000
ORCAOR3LP26B FPSC
Embedded Master/Target PCI Interface
Pin Information
(continued)
Table 70. Pinout Information
* These pads are connected to a power plane in the package rather than to a particular pin. The entry's location in the table indicates the posi-
tion of the power pad relative to nearby signal pads.
Pins marked No Connect must be left unconnected.
These pins are connected to a power plane in the package rather than to a particular pad.
OR3LP26B Pad
Function
PBGA 352
PBGAM 680
V
SS
V
DD
V
SS
PL1D
PL1C
PL1B
PL1A
V
DD
PL2D
PL2C
PL2B
PL2A
PL3D
PL3C
PL3B
PL3A
V
SS
PL4D
V
DD
2
PL4C
PL4B
PL4A
PL5D
PL5C
PL5B
PL5A
V
DD
PL6D
PL6C
PL6B
PL6A
PL7D
PL7C
PL7B
PL7A
V
SS
PL8D
V
SS
V
DD
V
SS
I/O
I/O
I/O
I/O
V
DD
V
SS
*
V
DD
*
V
SS
*
B1
C2
C1
D2
V
DD
*
D3
—
—
D1
E2
—
E4
E3
V
SS
*
—
E1
F2
G4
—
F3
—
—
—
V
DD
*
F1
G2
G1
—
G3
—
—
—
V
SS
*
H2
V
SS
*
V
DD
*
V
SS
*
D1
F4
F3
F2
V
DD
*
F1
G5
G4
G2
G1
H5
H4
H2
V
SS
*
—
V
DD
2
H1
J5
J4
J3
J2
J1
K5
V
DD
*
K4
K3
K2
K1
L5
L4
L2
L1
V
SS
*
M5
I/O-A0-MPI_BE0
I/O
I/O
I/O
I/O
I/O
I/O
I/O
V
SS
I/O
V
DD
2
I/O
I/O
I/O
I/O
I/O
I/O
I/O
V
DD
I/O
I/O
I/O
I/O
I/O-A1-MPI_BE1
I/O
I/O
I/O
V
SS
I/O
相關(guān)PDF資料
PDF描述
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OR3TP12-6BA352I Quad 2.3V 10 MHz OP, I temp, -40C to +85C, 14-TSSOP, TUBE
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參數(shù)描述
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OR3T125-4BC600I 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA)
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