參數(shù)資料
型號： OR3LP26B
英文描述： Field-Programmable System Chip (FPSC) Embedded Master/Target PCI Interface
中文描述： 現(xiàn)場可編程系統(tǒng)芯片（促進文化基金）嵌入式主/目標PCI接口
文件頁數(shù)： 125/184頁
文件大?。?/td> 5590K
代理商： OR3LP26B
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Lucent Technologies Inc.
Lucent Technologies Inc.
125
Data Sheet
March 2000
ORCAOR3LP26B FPSC
Embedded Master/Target PCI Interface
Configuration Space of the PCI Core
(continued)
Table 42. Configuration Space Assignment
(continued)
*
These values are intended to be custom assigned, per the intended application, by assigning constants via the FPGA configuration bit
stream.
These exhibit special behavior per the PCI Specification:
— Reads behave normally.
— Writing a 1 clears the bit to zero.
— Writing a 0 has no effect on the bit.
This bit is set when the device detects any type of parity error from its own master or target.
§ Bytes 10—27 hex contain the base address registers (BARs).
— Any legal combination of memory and I/O BARs is permitted, as long as 64-bit BARs are naturally aligned, that is, they occupy bytes
10—17, 18—1F, or 20—27 hex.
— Memory BARs may be marked as prefetchable/nonprefetchable by setting/resetting bit 3; however, the PCI core’s behavior is not affected
by this setting. In particular, the Target read operation may discard unused FIFO read-ahead data even though the data space is marked
as nonprefetchable (this is not a violation, since the nonprefetchable bit only says that data can’t be discarded once it has been sent over
the PCI bus; nevertheless, caution must be exercised when this bit is reset).
** These signals are tied to the FPGA signal of the same name and are not initialized.
This 32-bit register is used during manufacturing test. Writes are not allowed; reads are allowed and cause no side effects, but the value
returned is undefined.
These exhibit special behavior per the CompactPCI Hot Swap Specification:
— Reads behave normally.
— Writing a 1 clears the bit to zero.
— Writing a 0 has no effect on the bit.
Bytes
3C
3D
3E
3F
40—41
Width
9
8
8
8
16
Bit
—
—
—
—
Description
Read/Write
Read/Write
Read Only
Read Only
Read Only
Initial Value
zeros
01h (INTAn)
*
*
Interrupt Line
Interrupt Pin
Min_Gnt
Max_Lat
FPGA Config. Command-Status Register:
Gsr
PCI Core Global Set/Reset
ConfigFPGA
Enable FPGA Config.
RdCfgN
Enable Readback
PrgmN
Reset FPGA Config. Logic
FastSlowN
Fast/Slow Config. Clock
BitErr_1
Error Signal from FPGA
BitErr_0
Error Signal from FPGA
CfgBusy
Cfg Not In Idle State
RdBkNext
Readback Handshake
PciRegVld
Configuration Handshake
SRFull
Shift Reg Full
SREmpty
Shift Reg Empty
HndShkErr
Handshake Error
InitN
FPGA’s INITN
Done
FPGA’s DONE
Mode
PCI Core Mode
(Reserved)
FPGA Config. Data Register
Scratch Register
Reserved for Manufacturing Testing
Capability ID
Next Item
Hot Swap Control Status Register:
INS
ENUMn Status - Insertion
EXT
ENUMn Status - Extraction
Reserved
Reserved
LOO
Reserved
EIM
ENUMn Signal Mark
Reserved
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
Read/Write
Read/Write
Read/Write
Read/Write
Read/Write
Read Only
Read Only
Read Only
Read Only
Read Only
Read Only
Read Only
Read/Write
Read Only
Read Only
Read Only
Read Only
Read/Write
Read/Write
0
0
1
1
0
0
0
0
0
0
0
0
0
**
**
0
42—43
44—47
48-4B
4C
50
51
52
16
32
32
32
8
8
zeros
zeros
zeros
Footnote 7
06h (Hot Plug)
00h (Last item)
Read Only
Read Only
7
6
5
4
3
2
1
0
Read Only
Read Only
Read/Write
Read Only
Read/Write
Read Only
1
0
0
0
0
0
0
0
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PDF描述
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