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參數資料
| 型號： | Am79C965A |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | PCnet?-32 Single-Chip 32-Bit Ethernet Controller |
| 中文描述： | PCnet？-32單芯片32位以太網控制器 |
| 文件頁數： | 87/228頁 |
| 文件大小： | 1681K |
| 代理商： | AM79C965A |
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Am79C965A
87
descriptor entry. A device that is not the current owner
of a descriptor entry cannot assume ownership or
change any field in the entry. A device may, however,
read from a descriptor that it does not currently own.
Software should always read descriptor entries in
sequential order. When software finds that the current
descriptor is owned by the PCnet-32 controller, then
the software must not read
“
ahead
”
to the next
descriptor. The software should wait at the unOWNed
descriptor until ownership has been granted to the
software (when SPRINTEN = 1 (CSR3,
bit5), then this
rule is modified. See the SPRINTEN description).
Strict
adherence to these rules insures that
“
Deadly
Embrace
”
conditions are avoided.
Descriptor Ring Access Mechanism
At initialization, the PCnet-32 controller reads the base
address of both the transmit and receive descriptor
rings into CSRs for use by the PCnet-32 controller
during subsequent operations.
As the final step in the self-initialization process, the
base address of each ring is loaded into each of the
current descriptor address registers and the address of
the next descriptor entry in the transmit and receive
rings is computed and loaded into each of the next de-
scriptor address registers.
When SSIZE32 = 0, software data structures are 16
bits wide. Figure 28 illustrates the relationship between
the Initialization Base Address, the Initialization Block,
the Receive and Transmit Descriptor Ring Base
Addresses, the Receive and Transmit Descriptors and
the Receive and Transmit Data Buffers, for the case of
SSIZE32 = 0.
Figure 28. 16-Bit Initialization Block Descriptor Rings
Initialization
Block
MODE
PADR[15:0]
PADR[31:16]
PADR[47:32]
LADRF[15:0]
LADRF[31:16]
LADRF[47:32]
LADRF[63:48]
RDRA[15:0]
RES
24-Bit Base Address
Pointer to
Initialization Block
IADR[15:0]
IADR[23:16]
RES
CSR1
CSR2
TDRA[15:0]
RES
RLEN
RDRA[23:16]
TLEN
TDRA[23:16]
Rcv
Buffers
￥
￥
￥
RMD0
RMD1
RMD2
RMD3
Rcv Descriptor
Ring
N
N
N
N
￥
￥
￥
1st Desc.
Start
2nd Desc.
Start
RMD0
Xmt
Buffers
￥
￥
￥
RX DESCRIPTOR RINGS
1st Desc.
Start
TMD0
TMD1
TMD2
TMD3
RX DESCRIPTOR RINGS
Xmt Descriptor
M
M
M
M
￥
￥
￥
2nd Desc.
Start
TMD0
Data
Buffer
N
Data
Buffer
1
Data
Buffer
2
Data
Buffer
M
Data
Buffer
1
Data
Buffer
2
18219-35
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PDF描述 |
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