參數(shù)資料
型號(hào)： Am79C965A
廠商： Advanced Micro Devices, Inc.
英文描述： PCnet?-32 Single-Chip 32-Bit Ethernet Controller
中文描述： PCnet？-32單芯片32位以太網(wǎng)控制器
文件頁(yè)數(shù)： 142/228頁(yè)
文件大小： 1681K
代理商： AM79C965A
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142
Am79C965A
Read/write accessible only when
STOP bit is set.
The SWSTYLE register will contain
the value 00h following H_RESET or
S_RESET and will be unaffected by
STOP.
Table 43. Software Resource Style Selection
CSR59: IR Register
Bit
Name
Description
31-16 RES
Reserved locations. Written as
zeros and read as undefined.
15-0
IRREG
Contains the value 0105.
This register always contains the
same value. It is not writable.
Read accessible only when STOP
bit is set.
CSR60: Previous Transmit Descriptor Address
Lower
Bit
Name
Description
31-16 RES
Reserved locations. Written as
zeros and read as undefined.
15-0
PXDA
Contains the lower 16 bits of the
previous TDRE address pointer.
PCnet-32 controller has the ca-
pability to stack multiple transmit
frames.
Read/write accessible only when
STOP bit is set.
CSR61: Previous Transmit Descriptor Address
Upper
Bit
Name
Description
31-16 RES
Reserved locations. Written as
zeros and read as undefined.
15-0
PXDA
Contains the upper 16 bits of the
previous TDRE address pointer.
PCnet-32 controller has the ca-
pability to stack multiple transmit
frames.
Read/write accessible only when
STOP bit is set.
CSR62: Previous Transmit Status and Byte Count
Lower
Bit
Name
Description
31-16 RES
Reserved locations. Written as
zeros and read as undefined.
15-12 RES
Reserved locations. Read and
written as zero.
Accessible only when STOP bit is
set.
11-0
PXBC
Previous Transmit Byte Count. This
field is a copy of the BCNT field of
TMD2 of the previous transmit
descriptor.
Read/write accessible only when
STOP bit is set.
CSR63: Previous Transmit Status and Byte Count
Upper
Bit
Name
Description
31-16 RES
Reserved locations. Written as
zeros and read as undefined.
15-8
PXST
Previous Transmit Status. This field
is a copy of bits 15:8 of TMD1 of the
previous transmit descriptor.
Read/write accessible only when
STOP bit is set.
7-0
RES
Reserved locations. Read and
written as zero.
Accessible only when STOP bit is
set.
SWSTYLE[7:0]
(Hex)
Style Name
CSRPCNET
SSIZE32
Altered Bit Interpretations
00
LANCE/
PCnet-ISA
1
0
ALL CSR4 bits will function as defined in the CSR4 section.
TMD1[29] functions as ADD_FCS
01
ILACC
0
1
CSR4[9:8], CSR4[5:4] and CSR4[1:0] will have
no function
,
but will be writeable and readable.
CSR4[15:10], CSR4[7:6] and CSR4[3:2] will function
as defined in the CSR4 section. TMD1[29] becomes NO_FCS.
02
PCnet-32
1
1
ALL CSR4 bits will function as defined in the CSR4 section.
TMD1[29] functions as ADD_FCS
All other
combinations
Reserved
Undefined
Undefined
Undefined
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PDF描述
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