- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄366550 > Am79C965A (Advanced Micro Devices, Inc.) PCnet?-32 Single-Chip 32-Bit Ethernet Controller PDF資料下載
參數(shù)資料
| 型號： | Am79C965A |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | PCnet?-32 Single-Chip 32-Bit Ethernet Controller |
| 中文描述： | PCnet？-32單芯片32位以太網(wǎng)控制器 |
| 文件頁數(shù)： | 59/228頁 |
| 文件大小： | 1681K |
| 代理商： | AM79C965A |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁當前第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁
Am79C965A
59
Figure 10. Descriptor DMA Write
FIFO DMA Transfers
PCnet-32 controller microcode will determine when a
FIFO DMA transfer is required. This transfer mode will
be used for transfers of data to and from the PCnet-32
controller FIFOs. Once the PCnet-32 controller BIU
has been granted bus mastership, it will perform a
series of consecutive transfer cycles before
relinquishing the bus. Each transfer will be performed
sequentially, with the issue of an address, and the
transfer of the corresponding data with appropriate
output signals to indicate selection of the active data
bytes during the transfer. All transfers within the master
cycle will be either read or write cycles, and all transfers
will be to contiguous, ascending addresses. The
number of data transfer cycles contained within a
single bus cycle is in general, dependent on the
programming of the DMAPLUS option (CSR4, bit 14).
Several other factors will also affect the length of the
bus cycle period. The possibilities are as follows:
If DMAPLUS = 0, a maximum of 16 transfers will be
performed by default. This default value may be
changed by writing to the burst register (CSR80). Note
that DMAPLUS = 0 merely sets a maximum value. The
minimum number of transfers in the bus cycle will be
determined by all of the following variables: the settings
of the FIFO watermarks, the particular conditions
existing within the FIFOs, receive and transmit status
conditions, the value of the DMA Burst Cycle (CSR80),
the value of the DMA Bus Activity Timer (CSR82), and
the timing of any occurrence of preemption that takes
place during the FIFO DMA transfer.
If DMAPLUS = 1, the bus cycle will continue until the
transmit FIFO is filled to its high threshold (read trans-
fers) or the receive FIFO is emptied to its low threshold
(write transfers), or until the DMA Bus Activity Timer
value (CSR82) has expired. Other variables may also
affect the end point of the burst in this mode. Among
those variables are: the particular conditions existing
within the FIFOs, receive and transmit status
conditions, and bus preemption events.
The FIFO thresholds are programmable (see descrip-
tion of CSR80), as are the Burst Cycle and Bus Activity
Timer values. The exact number of transfer cycles in
the case of DMAPLUS = 1 will be dependent on the
latency of the system bus to the PCnet-32 controller
’
s
mastership request and the speed of bus operation, but
ADS
Ti
BCLK
T1
T2
T1
T2
Ti
Ti
A4 A31,
M/IO, D/C
A2 A3,
BE0 BE3
RDYRTN
W/R
BRDY
BLAST
D0 D31
Ti
Ti
Ti
Ti
From
PCnet-32
From
PCnet-32
MD2*
MD2*
MD1*
MD1*
*Note that Message Descriptor addresses 2 and 1 are in descending order.
18219-13
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AM79C970AKCW | PCnet-PCI II Single-Chip Full-Duplex Ethernet Controller for PCI Local Bus Product |
| AM79C970AKC | PCnet-PCI II Single-Chip Full-Duplex Ethernet Controller for PCI Local Bus Product |
| AM79C970A | PCnet-PCI II Single-Chip Full-Duplex Ethernet Controller for PCI Local Bus Product |
| AM79C970AVCW | PCnet-PCI II Single-Chip Full-Duplex Ethernet Controller for PCI Local Bus Product |
| AM79C970 | PCnetTM-PCI Single-Chip Ethernet Controller for PCI Local Bus |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| AM79C965AWW WAF | 制造商:Advanced Micro Devices 功能描述: |
| AM79C970 | 制造商:AMD 制造商全稱:Advanced Micro Devices 功能描述:PCnetTM-PCI Single-Chip Ethernet Controller for PCI Local Bus |
| AM79C970A | 制造商:AMD 制造商全稱:Advanced Micro Devices 功能描述:PCnet-PCI II Single-Chip Full-Duplex Ethernet Controller for PCI Local Bus Product |
| AM79C970AKC | 制造商:AMD 制造商全稱:Advanced Micro Devices 功能描述:PCnet-PCI II Single-Chip Full-Duplex Ethernet Controller for PCI Local Bus Product |
發(fā)布緊急采購，3分鐘左右您將得到回復。