參數(shù)資料
型號： HYB18T512800AC-5
廠商： INFINEON TECHNOLOGIES AG
英文描述： M39012 MIL RF CONNECTOR
中文描述： 512兆雙數(shù)據(jù)速率2內(nèi)存
文件頁數(shù)： 30/96頁
文件大小： 2153K
代理商： HYB18T512800AC-5
HYB18T512[400/800/160]A[C/F]–[3.7/5]
512-Mbit Double-Data-Rate-Two SDRAM
Functional Description
Data Sheet
30
Rev. 1.13, 2004-05
09112003-SDM9-IQ3P
For proper operation of adjust mode, WL = RL - 1 =
AL + CL - 1 clocks and
t
DS
/
t
DH
should be met as
Figure 10
. Input data pattern for adjustment, DT[0:3] is
fixed and not affected by MRS addressing mode (i.e.
sequential or interleave).
Burst length of 4 have to be programmed in the MRS for
OCD impedance adjustment.
Figure 10
Timing Diagram Adjust Mode
Drive Mode
Drive mode, both Drive(1) and Drive(0), is used for
controllers to measure DDR2 SDRAM Driver
impedance before OCD impedance adjustment. In this
mode, all outputs are driven out
t
OIT
after “enter drive
mode” command and all output drivers are turned-off
t
OIT
after “OCD calibration mode exit” command. See
Figure 11
.
Figure 11
Timing Diagram Drive Mode
NOP
NOP
NOP
NOP
NOP
EMRS(1)
CMD
DQ_in
NOP
tWR
DQS_in
CK, CK
WL
EMRS(1)
NOP
DM
DQS
OCD adjust mode
OCD calibration
mode exit
tDS
tDH
DT0
DT1
DT2
DT3
OCD1
NOP
NOP
NOP
NOP
EMRS(1)
CMD
DQ_in
NOP
DQS_in
CK, CK
EMRS(1)
NOP
Enter Drive Mode
OCD calibration
mode exit
NOP
DQS high for Drive(1)
tOIT
tOIT
DQS high & DQS low for Drive(1), DQS low & DQS high for Drive 0
DQS high for Drive(0)
OCD2
相關PDF資料
PDF描述
HYB18T512800AC DDR2 Registered Memory Modules
HYB18T512800AF DDR2 Registered Memory Modules
HYB18T512800AF-37 512-Mbit Double-Data-Rate-Two SDRAM
HYB18T512800AF-5 512-Mbit Double-Data-Rate-Two SDRAM
HYB25D128160CE-5 128 Mbit Double Data Rate SDRAM
相關代理商/技術參數(shù)
參數(shù)描述
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