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參數(shù)資料
| 型號： | DS3112RD |
| 廠商： | Maxim Integrated Products, Inc. |
| 英文描述： | RECT BRIDGE GPP 15A 800V GBJ |
| 中文描述： | DS3/E3多路復(fù)用器參考設(shè)計(jì) |
| 文件頁數(shù)： | 41/135頁 |
| 文件大小： | 585K |
| 代理商： | DS3112RD |
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DS3112
41 of 135
HDLC STATUS BIT FLOW
Figure 4.3E
Transmit
Packet End
Signal from
HDLC
Note:
All event latches above are cleared when the HSR register is read.
Internal Transmit
Low Water Mark
Signal from
HDLC
Internal Receive
High Water Mark
Signal from
HDLC
Event Latch
Internal Receive
Packet Start
Signal from
HDLC
OR
RHWM
(HSR Bit 4)
RPS
(HSR Bit 5)
Mask
HDLC
(IMSR Bit 3)
INT*
Hardware
Signal
HDLC
Status Bit
(MSR Bit 3)
Mask
Mask
Mask
RHWM (IHSR Bit 4)
RPS (IHSR Bit 5)
Event Latch
RPE
(HSR Bit 6)
Internal Receive
Packet End
Signal from
HDLC
Event Latch
Internal Transmit
FIFO Underrun
Signal from
HDLC
Event Latch
Internal Receive
FIFO Overrun
Signal from
HDLC
TUDR
(HSR Bit 7)
ROVR
(HSR Bit 13)
Mask
RPE (IHSR Bit 6)
Mask
Mask
TUDR (IHSR Bit 3)
ROVR (IHSR Bit 13)
Event Latch
Internal Receive
Abort Detect
Signal from
HDLC
RABT
(HSR Bit 15)
Mask
RABT (IHSR Bit 15)
Event Latch
TEND
(HSR Bit 0)
Mask
TEND (IHSR Bit 0)
TLWM (IHSR Bit 2)
TLWM
(HSR Bit 2)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| DS3134 | Chateau Channelized T1 And E1 And HDLC Controller |
| DS3160 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| DS3171 | Single/Dual/Triple/Quad DS3/E3 Single-Chip Transceivers |
| DS3171N | Single/Dual/Triple/Quad DS3/E3 Single-Chip Transceivers |
| DS3172 | Single/Dual/Triple/Quad DS3/E3 Single-Chip Transceivers |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| DS312_09 | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3E FPGA Family: Introduction and Ordering Information |
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