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參數(shù)資料
| 型號： | DS3112RD |
| 廠商： | Maxim Integrated Products, Inc. |
| 英文描述： | RECT BRIDGE GPP 15A 800V GBJ |
| 中文描述： | DS3/E3多路復(fù)用器參考設(shè)計 |
| 文件頁數(shù)： | 114/135頁 |
| 文件大?。?/td> | 585K |
| 代理商： | DS3112RD |
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DS3112
114 of 135
AC CHARACTERISTICS–LOW SPEED (T1 and E1) PORTS
(0
°
C to +70
°
C; V
DD
= 3.3V
±
5% for DS3112;
-40
°
C to +85
°
C; V
DD
= 3.3V
±
5% for DS3112N)
SYMBOL
MIN
TYP
t1
t1
488
t2
t2
204
244
t2
100
PARAMETER
MAX
UNITS
ns
ns
ns
ns
ns
NOTES
1
2
1
2
LRCLK/LRCCLK/LTCLK/LTCCLK
Clock Period
LRCLK Clock High Time
648
294
324
354
284
LTCLK/LTCCLK/LRCCLK Clock
High Time
LRCLK Clock Low Time
t3
t3
t3
294
204
100
324
244
354
284
ns
ns
ns
1
2
LTCLK/LTCCLK/LRCCLK Clock
Low Time
LTDAT Set-Up Time to the Falling
Edge or Rising Edge of
LTCLK/LTCCLK
LTDAT Hold Time from the Falling
Edge or Rising Edge of
LTCLK/LTCCLK
Delay from the Rising Edge or
Falling Edge of LRCLK to Data
Valid on LRDAT
Delay from the Rising Edge or
Falling Edge of LRCCLK to Data
Valid on LRDAT
NOTES:
1) T3 mode.
2) E3 mode.
3) In normal mode, LTDAT is sampled on the falling edge of LTCLK/LTCCLK and LRDAT is updated
on the rising edge of LRCLK/LRCCLK.
4) In inverted mode, LTDAT is sampled on the rising edge of LTCLK/LTCCLK and LRDAT is updated
on the falling edge of LRCLK/LRCCLK.
5) LRCCLK is enabled. (See Section 4.2 and Figures 1A and 1B and 1C for details.)
t4
50
ns
t5
50
ns
t6
50
ns
t6
100
ns
5
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PDF描述 |
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