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參數(shù)資料
| 型號： | DS3112RD |
| 廠商： | Maxim Integrated Products, Inc. |
| 英文描述： | RECT BRIDGE GPP 15A 800V GBJ |
| 中文描述： | DS3/E3多路復(fù)用器參考設(shè)計 |
| 文件頁數(shù)： | 32/135頁 |
| 文件大?。?/td> | 585K |
| 代理商： | DS3112RD |
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DS3112
32 of 135
Bit 3/T3/E3 Force Receive Framer Resynchronization (T3E3RSY).
A zero to one transition on this bit
will cause the T3 receive framer or the E3 receive framer to resynchronize. This bit must be cleared and
set again for a subsequent resynchronization to occur.
Bits 8 to 15/Chip Revision ID Bit 0 to 7 (ID0 to ID7).
Read-only. Contact the factory for details on the
meaning of the ID bits.
4.2 Master Configuration Registers Description
Register Name:
MC1
Register Description:
Master Configuration Register 1
Register Address:
02h
Bit #
7
6
5
4
Name
FTSOFC LOTCMC
UNI
MECU
Default
0
0
0
0
Bit #
15
14
13
12
Name
n/a
n/a
n/a
n/a
Default
-
-
-
-
Note:
Bits that are underlined are read-only; all other bits are read-write.
Bit 0/Zero Code Suppression Disable (ZCSD).
0 = enable the B3ZS and HDB3 encoders/decoders
1 = disable the B3ZS and HDB3 encoders/decoders
Bit 1/T3/E3 Unchannelized Mode Enable (UNCHEN).
When this bit is set low, the M13/E13/G.747
multiplexer is enabled and data at the FTD input is ignored. When this bit is set high, the M13/E13/G.747
multiplexer is disabled and the LTDAT inputs are ignored. The table below displays which bits are not
sampled at the FTD input when UNCHEN = 1.
DS3112 MODE
BITS POSITIONS NOT SAMPLED AT FTD
T3 M23 (C-Bit Parity Disabled)
T3 C-Bit Parity
E3
0 = enable the M13/E13/G.747 multiplexers and disable the FTD Input
1 = disable the M13/E13/G.747 multiplexers and enable the FTD Input
3
2
1
0
AECU
0
CBEN
0
UNCHEN
0
ZCSD
0
11
10
9
8
LLTM
0
DENMS
0
LRCCEN
0
LTCCEN
0
F/P/M/C/X
F/P/M/X
FAS/Sn/RAI
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PDF描述 |
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