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參數(shù)資料
| 型號(hào)： | TMX320VC5421 |
| 廠商： | Texas Instruments, Inc. |
| 元件分類： | 數(shù)字信號(hào)處理 |
| 英文描述： | DIGITAL SIGNAL PROCESSOR |
| 中文描述： | 數(shù)字信號(hào)處理器 |
| 文件頁(yè)數(shù)： | 78/88頁(yè) |
| 文件大?。?/td> | 1156K |
| 代理商： | TMX320VC5421 |
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TMS320VC5421
DIGITAL SIGNAL PROCESSOR
SPRS098 – DECEMBER 1999
78
POST OFFICE BOX 1443
HOUSTON, TEXAS 77251–1443
HPI16 timing
switching characteristics over recommended operating conditions
§
[H = 0.5t
c(CO)
]
(see Figure 46 and Figure 53)
PARAMETER
MIN
MAX
UNIT
td(DSL-HDD)
Delay time, DS low to HD driven§
3
20
ns
Case 1a: Memory accesses when
DMAC is active in 16-bit mode and
tw(DSH) < 18H
Case 1b: Memory accesses when
DMAC is active in 16-bit mode and
tw(DSH)
≥
18H
Case 1c: Memory access when
DMAC is active in 32-bit mode and
tw(DSH) < 26H
Case 1d: Memory access when
DMAC is active in 32-bit mode and
tw(DSH)
≥
26H
18H+20 – tw(DSH)
20
td(DSL HDV1)
td(DSL-HDV1)
Delay time, DS low to HD valid for first
byte of an HPI read
26H+20 – tw(DSH)
ns
20
Case 2a: Memory accesses when
DMAC is inactive and tw(DSH) < 10H
Case 2b: Memory accesses when
DMAC is inactive and tw(DSH)
≥
10H
Case 3: Register accesses
10H+20 – tw(DSH)
20
20
td(DSL-HDV2)
Multiplexed reads with autoincrement. Prefetch completed.
3
20
ns
No DMA channel active
One or more 16-bit DMA channels
active
12H+5
td(DSH-HYH)
Delay time, DS high to HRDY high§
(writes and autoincrement reads)
18H+5
ns
One or more 32-bit DMA channels
active
26H+5
Writes to DSPINT and HINT
4H + 5
tv(HYH-HDV)
th(DSH-HDV)R
td(COH-HYH)
td(DSL-HYL)
td(COH–HTX)
HAD stands for HCNTL0, HCNTL1, and HR/W.
HDS refers to either HDS1 or HDS2.
§DS refers to the logical OR of HCS and HDS.
Valid time, HD valid after HRDY high
Hold time, HD valid after DS rising edge, read§
7
ns
0
10
ns
Delay time, CLKOUT rising edge to HRDY high
Delay time, HDS low to HRDY low§
5
ns
12
ns
Delay time, CLKOUT rising edge to HINT change
5
ns
A
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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