參數(shù)資料
型號(hào)： TMX320VC5421
廠商： Texas Instruments, Inc.
元件分類(lèi)： 數(shù)字信號(hào)處理
英文描述： DIGITAL SIGNAL PROCESSOR
中文描述： 數(shù)字信號(hào)處理器
文件頁(yè)數(shù)： 61/88頁(yè)
文件大?。?/td> 1156K
代理商： TMX320VC5421
TMS320VC5421
DIGITAL SIGNAL PROCESSOR
SPRS098 – DECEMBER 1999
61
POST OFFICE BOX 1443
HOUSTON, TEXAS 77251–1443
parallel I/O interface timing
switching characteristics over recommended operating conditions for a parallel I/O port read
(IOSTRB = 0)
(see Figure 28)
PARAMETER
MIN
MAX
UNIT
td(CLKL-A)
td(CLKH-ISTRBL)
td(CLKH-ISTRBH)
th(A)IOR
Address and IS timings are included in timings referenced as address.
Delay time, CLKOUT low to address valid
0
4
ns
Delay time, CLKOUT high to IOSTRB low
0
4
ns
Delay time, CLKOUT high to IOSTRB high
0
4
ns
Hold time, address after CLKOUT low
0
4
ns
timing requirements for a parallel I/O port read (IOSTRB = 0) [H = 0.5 t
c(CO)
]
(see Figure 28)
MIN
MAX
UNIT
ta(A)IO
ta(ISTRBL)IO
tsu(D)IOR
th(D)IOR
th(ISTRBH-D)R
Address and IS timings are included in timings referenced as address.
Access time, read data access from address valid
5H–3
ns
Access time, read data access from IOSTRB low
2H–3
ns
Setup time, read data before CLKOUT high
4
ns
Hold time, read data after CLKOUT high
0
ns
Hold time, read data after IOSTRB high
0
ns
IS
R/W
IOSTRB
PPD[15:0]
PPA[18:0]
CLKOUT
th(A)IOR
td(CLKH–ISTRBH)
th(D)IOR
tsu(D)IOR
ta(A)IO
td(CLKH–ISTRBL)
td(CLKL–A)
ta(ISTRBL)IO
th(ISTRBH–D)R
Figure 28. Parallel I/O Port Read (IOSTRB=0)
A
相關(guān)PDF資料
PDF描述
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TN0104 N-Channel Enhancement-Mode Vertical DMOS FET(擊穿電壓40V，低門(mén)限1.6V，N溝道增強(qiáng)型垂直DMOS結(jié)構(gòu)場(chǎng)效應(yīng)管)
TN0104 N-Channel Enhancement-Mode Vertical DMOS FETs
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參數(shù)描述
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TMX320VC5501GZZ300 制造商:Texas Instruments 功能描述:
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