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參數(shù)資料
| 型號： | TMX320VC5421 |
| 廠商： | Texas Instruments, Inc. |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | DIGITAL SIGNAL PROCESSOR |
| 中文描述： | 數(shù)字信號處理器 |
| 文件頁數(shù)： | 47/88頁 |
| 文件大?。?/td> | 1156K |
| 代理商： | TMX320VC5421 |
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TMS320VC5421
DIGITAL SIGNAL PROCESSOR
SPRS098 – DECEMBER 1999
47
POST OFFICE BOX 1443
HOUSTON, TEXAS 77251–1443
interrupts (continued)
The interprocessor interrupt (IPINT) bit of the interrupt mask register (IMR) and the interrupt flag register (IFR)
allows the subsystem to perform interrupt service routines based on the other subsystem activity. Incoming
IPINT interrupts are latched in IFR.14. Generating an interprocessor interrupt is performed by writing a “1” to
the IPIRQ field of the bank-switching control register (BSCR). Subsequent interrupts must first clear the interrupt
by writing “0” to the IPIRQ field. Figure 20 shows the bit layout of the IMR and the IFR. Table 23 describes the
bit functions.
For example, if subsystem A is required to notify subsystem B of a completed task, subsystem A must write a
“1” to the IPIRQ field to generate a IPINT interrupt on subsystem B. On subsystem B, the IPINT interrupt is
latched in IFR.14. Figure 5 shows the bit layout of the BSCR and Table 6 describes the bit functions.
15
14
13
12
11
10
9
8
Reserved
IPINT
DMAC5
DMAC4
XINT1 or
DMAC3
RINT1 or
DMAC2
HPINT
Reserved
R/W
R/W
R/W
R/W
R/W
7
6
5
4
3
2
1
0
XINT2 or
DMAC1
RINT2 or
DMAC0
XINT0
RINT0
TINT
Reserved
INT1
INT0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
LEGEND:
R = Read, W = Write
Figure 20. Bit Layout of the IMR and IFR Registers for Subsystems A and B
A
相關PDF資料 |
PDF描述 |
|---|---|
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| TN0104 | N-Channel Enhancement-Mode Vertical DMOS FETs |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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