參數(shù)資料
型號(hào)： TMX320VC5421
廠商： Texas Instruments, Inc.
元件分類： 數(shù)字信號(hào)處理
英文描述： DIGITAL SIGNAL PROCESSOR
中文描述： 數(shù)字信號(hào)處理器
文件頁(yè)數(shù)： 62/88頁(yè)
文件大?。?/td> 1156K
代理商： TMX320VC5421
TMS320VC5421
DIGITAL SIGNAL PROCESSOR
SPRS098 – DECEMBER 1999
62
POST OFFICE BOX 1443
HOUSTON, TEXAS 77251–1443
parallel I/O interface timing (continued)
switching characteristics over recommended operating conditions for a parallel I/O port write
(IOSTRB = 0) [H = 0.5 t
c(CO)
]
(see Figure 29)
PARAMETER
MIN
MAX
UNIT
td(CLKL-A)
td(CLKH-ISTRBL)
td(CLKH-D)IOW
td(CLKH-ISTRBH)
td(CLKL-RWL)
td(CLKL-RWH)
th(A)IOW
th(D)IOW
tsu(D)IOSTRBH
tsu(A)IOSTRBL
Address and IS timings are included in timings referenced as address.
Delay time, CLKOUT low to address valid
–1
4
ns
Delay time, CLKOUT high to IOSTRB low
0
4
ns
Delay time, CLKOUT high to write data valid
H–5
H+3
ns
Delay time, CLKOUT high to IOSTRB high
–1
4
ns
Delay time, CLKOUT low to R/W low
0
4
ns
Delay time, CLKOUT low to R/W high
0
4
ns
Hold time, address valid after CLKOUT low
–1
4
ns
Hold time, write data after IOSTRB high
H–3
H+7
ns
Setup time, write data before IOSTRB high
H–5
H+1
ns
Setup time, address valid before IOSTRB low
H–3
H+3
ns
IS
R/W
IOSTRB
PPD[15:0]
PPA[18:0]
CLKOUT
td(CLKH-ISTRBH)
th(A)IOW
th(D)IOW
td(CLKH-D)IOW
td(CLKH-ISTRBL)
td(CLKL-A)
td(CLKL-RWL)
td(CLKL-RWH)
tsu(A)IOSTRBL
tsu(D)IOSTRBH
Figure 29. Parallel I/O Port Write (IOSTRB=0)
A
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PDF描述
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