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參數(shù)資料
| 型號： | COLDFIRE2UM |
| 英文描述： | Version 2/2M ColdFire Core Processor User＇s Manual |
| 中文描述： | 版本2/2M ColdFire內(nèi)核的處理器用戶手冊 |
| 文件頁數(shù)： | 60/253頁 |
| 文件大?。?/td> | 1762K |
| 代理商： | COLDFIRE2UM |
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MOTOROLA
ColdFire2/2M User’s Manual
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3-1
SECTION 3
MASTER BUS OPERATION
The master bus provides a basic two cycle bus protocol, similar to that used by previous
generations of M68000 microprocessors. Basic cycles are defined as the transfer start (TS)
cycle and the transfer acknowledge (TA) cycle. The address and control information is
driven onto the bus during the TS cycle, and the data is valid during the subsequent TA
cycle. By delaying the assertion of the transfer acknowledge signal, the bus automatically
inserts wait states to easily accommodate any slave response speed. The following sections
detail the signal descriptions, data transfer mechanism, and bus transfer protocols.
3.1 SIGNAL DESCRIPTION
This section describes the ColdFire2/2M signals associated with the master bus. All
ColdFire2/2M signals are unidirectional and synchronous.
3.1.1 68K Interrupt Acknowledge Mode Enable (IACK_68K)
This active-high input signal enables the 68K interrupt acknowledge mode. In this mode, the
MADDR
[31:0],
MTT
[1:0], and
MTM
[2:0] signals mimic the 68K address bus and function
codes during interrupt acknowledge and CPU space bus cycles. This is a static input. Refer
to
Section 3.7.1 Interrupt Acknowledge Bus Cycle
for more information.
3.1.2 Master Address Bus (MADDR[31:0])
During a normal bus cycle, this 32-bit output bus provides the address of the first item of a
bus transfer. It is capable of addressing four Gbytes of address space.
3.1.3 Master Arbiter Control (MARBC[1:0])
These output signals can be used to specify the mode of operation for an optional arbitration
module. They reflect the bit positions [17:16] in the CACR. If an optional arbitration module
is not used, these signals can be used as general purpose output signals.
3.1.4 Master Freeze (MFRZB)
This active-low output signal indicates that the core has been halted. MFRZB is not part of
the M-Bus protocol. It is simply a signal that can be used to alert timers or other peripheral
modules that the core has been halted.
3.1.5 Master Kill (MKILLB)
This active-low output signal qualifies MTSB (i.e. it can assert in other cycles but is only
significant in a cycle where MSTB is asserted). When MKILLB is asserted simultaneously
with MTSB assertion, this indicates a hit in a K-Bus memory and that the external cycle must
F
Freescale Semiconductor, Inc.
n
.
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