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參數(shù)資料
| 型號： | COLDFIRE2UM |
| 英文描述： | Version 2/2M ColdFire Core Processor User＇s Manual |
| 中文描述： | 版本2/2M ColdFire內(nèi)核的處理器用戶手冊 |
| 文件頁數(shù)： | 30/253頁 |
| 文件大?。?/td> | 1762K |
| 代理商： | COLDFIRE2UM |
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Overview
MOTOROLA
ColdFire2/2M User’s Manual
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1-9
1.3.1.2 SLAVE BUS.
the internal master bus and the on-chip peripheral modules. The system bus controller
(SBC) transfers information between the master bus and the slave bus and is the slave bus
master. Only the SBC can initiate slave bus transactions. The slave bus includes device
select lines, interrupt lines, output enables, write enables, interrupt vector enables, and
other control signals to interface to slave modules. All signals are unidirectional and can not
be tri-stated.
The slave bus is a simplified bus that provides the interface between
1.3.1.3 EXTERNAL BUS.
master bus and external resources. This bus has no predefined requirements. It can be
asynchronous or synchronous. The address and data bus widths may be different than the
internal master bus. The SBC provides the necessary translation between the master and
external busses.
The external bus provides the interface between the internal
1.3.1.4 TEST BUS.
integrated memories. Signals are provided to control reading and writing of the integrated
SRAMs, SROMs, instruction cache tag RAM, and the instruction cache data RAM.
The test bus provides an interface for performing extensive tests of the
1.3.2 System Functional Blocks
1.3.2.1 ALTERNATE MASTER.
required to be on the master bus. All master bus devices except the ColdFire2/2M that
initiate bus transactions are considered to be alternate masters. Use of alternate masters
requires a master bus arbiter module. Examples of alternate masters include DMA
controllers and coprocessors.
Any device that is required to initiate bus transactions is
1.3.2.2 COLDFIRE2/2M.
processor. It has dedicated busses for instruction cache and integrated memories. The
master bus is the data interface bus used for all data movement to and from the CPU and
is usually connected to the system bus controller. Clock and debug signals are connected
directly to I/O pins. See
Section 2 Signal Summary
ColdFire2/2M interface signals. A block diagram of the CPU is shown in
Figure 1-4
.
The ColdFire2/2M is the primary CPU for any ColdFire custom
for more information on all of the
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| COLDFIRE2UMAD | Version 2/2M ColdFire Core Processor User＇s Manual Addendum |
| COLDFIRE3UM | Version 3 ColdFire Core User＇s Manual |
| COM150A | 100V Single N-Channel Hi-Rel MOSFET in a TO-254AA package |
| COM2017P | UART |
| COM2502P | UART |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| COLDFIRE2UMAD | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Version 2/2M ColdFire Core Processor User＇s Manual Addendum |
| COLDFIRE3UM | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Version 3 ColdFire Core User＇s Manual |
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