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參數(shù)資料
| 型號(hào)： | COLDFIRE2UM |
| 英文描述： | Version 2/2M ColdFire Core Processor User＇s Manual |
| 中文描述： | 版本2/2M ColdFire內(nèi)核的處理器用戶手冊 |
| 文件頁數(shù)： | 116/253頁 |
| 文件大?。?/td> | 1762K |
| 代理商： | COLDFIRE2UM |
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Integrated Memories
5-10
ColdFire2/2M User’s Manual
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Go to: www.freescale.com
MOTOROLA
5.1.11.4 CINV: CACR[24]—CACHE INVALIDATE.
0 = No operation
1 = Invalidate all cache lines
Setting this bit forces the cache to invalidate each tag array entry. The invalidation process
requires N (N = #lines) machine cycles, with a single cache entry cleared per machine cycle.
The state of this bit is always read as a zero. After a hardware reset, the cache must be
invalidated before it is enabled.
5.1.11.5 PARK: CACR[17:16]—OPTIONAL EXTERNAL ARBITER CONTROL.
This field can be used to drive an external master arbiter control module via the MARBC[1:0]
signals. Otherwise, these bits can use used as general purpose output bits. Refer to
3.10 Master Bus Arbitration
. If an external master arbiter module is not used, the
MARBC[1:0] signals may be used as general purpose control signals.
Section
5.1.11.6 CBEN:CACR
BURSTING.
0 = Disable burst fetches on non-cacheable accesses
1 = Enable burst fetches on non-cacheable accesses
[
10]—CACHE ENABLE NON-CACHEABLE INSTRUCTION
Setting this bit allows the line-fill buffer to be loaded with burst transfers under control of
CLNF[1:0] for non-cacheable accesses. Non-cacheable accesses are never written into the
memory array. CBEN in conjunction with CACR[31], CENB, determines the line buffer and
ICACHE array status. See
Table 5-5
for guidance in setting CACR[10].
5.1.11.7 DCM: CACR[9]—DEFAULT INSTRUCTION FETCH CACHE MODE.
0 = Caching enabled
1 = Caching disabled
This bit defines the default cache mode: 0 is cacheable, 1 is non-cacheable. For more
information on the selection of the effective memory attributes, see Section 5.1.5.
5.1.11.8 DBWE:CACR[8]—DEFAULT BUFFERED WRITE ENABLE.
0 = Disable buffered writes
1 = Enable buffered writes
Table 5-5. CACR[31] and CACR[10] CONFIGURATION
CACR[31]
0
0
1
CACR[10]
0
1
0
ICACHE/LINE FILL BUFFER CONFIGURATION
ICACHE disabled, LINE FILL BUFFER disabled
ICACHE disabled, LINE FILL BUFFER enabled
ICACHE enabled, LINE FILL BUFFER enabled on
cachable accesses
ICACHE enabled, LINE FILL BUFFER enabled, but
get the line-fill buffer even on non-cacheable accesses
1
1
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
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