參數(shù)資料
型號： COLDFIRE2UM
英文描述： Version 2/2M ColdFire Core Processor User＇s Manual
中文描述： 版本2/2M ColdFire內(nèi)核的處理器用戶手冊
文件頁數(shù)： 58/253頁
文件大?。?/td> 1762K
代理商： COLDFIRE2UM
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Signal Summary
2-14
ColdFire2/2M User’s Manual
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MOTOROLA
2.6.1.6 IO TEST RING CLOCK (TRCLK).
This input signal is the synchronous clock used
to transition the test ring during scan testing. TR_CLK is connected to the clock input of all
IO test ring registers.
2.6.1.7 IO TEST RING CORE MODE ENABLE (CORE_TEST).
This active-high input
signal enables the core mode of the test ring during scan testing. The test ring is in scan
core mode if CORE_TEST is asserted and in scan ASIC mode if CORE_TEST is negated.
2.6.1.8 IO TEST RING DATA INPUT (TR_SDI[1:0]).
These input signals are the serial
data inputs for test ring chain one and zero.
2.6.1.9 IO TEST RING DATA OUTPUT (TR_SDO[1:0]).
These output signals are the
serial output data from test ring chain one and zero.
2.6.1.10 IO TEST RING ENABLE (TR_SE).
This active-high input signal enables the test
ring. TR_SE is connected to the scan enable input of all IO test ring scannable registers.
2.6.1.11 IO TEST RING MODE (TR_MODE).
This active-high input signal enables the
scan test mode of the test ring. The test ring is in scan test mode if TR_MODE is asserted
and in normal functional mode if negated. TR_MODE should be asserted for the duration of
scan testing, and be held negated for the duration of memory testing and during functional
operation of the device.
2.6.2 Integrated Memory Test Signals
This section describes the ColdFire2/2M signals dedicated to testing the integrated
memories. Other signals are required to be either controlled or brought out (muxed) to
package pins as well (See
Section 8
Test Operation
).
2.6.2.1 TEST ADDRESS BUS (TEST_ADDR[14:2]).
These input signals specify an
address when testing the integrated memories.
2.6.2.2 TEST CONTROL (TEST_CTRL).
This active-high input signal indicates the test
address bus (TEST_ADDR[14:2]) will be latched on the next positive clock edge.
2.6.2.3 TEST IDATA READ (TEST_IDATA_RD).
This active-high input signal tests the
instruction cache data memory read operation.
2.6.2.4 TEST IDATA WRITE (TEST_IDATA_WRT).
This active-high input signal tests the
instruction cache data memory write operation.
2.6.2.5 TEST INSTRUCTION CACHE READ HIT (TEST_RHIT).
This active-high output
signal indicates a hit has occurred when accessing the instruction cache during memory
array testing.
2.6.2.6 TEST INVALIDATE INHIBIT (TEST_IVLD_INH).
This active-high input signal
inhibits the invalidate operation when testing the instruction cache.
2.6.2.7 TEST ITAG WRITE (TEST_ITAG_WRT).
This active-high input signal tests the
instruction cache tag memory write operation.
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料
PDF描述
COLDFIRE2UMAD Version 2/2M ColdFire Core Processor User＇s Manual Addendum
COLDFIRE3UM Version 3 ColdFire Core User＇s Manual
COM150A 100V Single N-Channel Hi-Rel MOSFET in a TO-254AA package
COM2017P UART
COM2502P UART
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
COLDFIRE2UMAD 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Version 2/2M ColdFire Core Processor User＇s Manual Addendum
COLDFIRE3UM 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Version 3 ColdFire Core User＇s Manual
COLD-PACK 制造商:NTE Electronics 功能描述:
COLDS/002 制造商:Farnell / Duratool 功能描述:JOBBER DRILL SET 1.0-13.0X0.5MM
COLINKEX 制造商:Embest Info&Tech Co Ltd 功能描述:ADAPTER DEBUG SW/JTAG 制造商:EMBEST 功能描述:ADAPTER, DEBUG, SW/JTAG 制造商:EMBEST 功能描述:DEBUGGER, LPC13XX; Silicon Family Name:LPC13xx; Core Architecture:ARM; Core Sub-Architecture:Cortex-M3; IC Product Type:Debugger; Features:Support Cortex M0 and Cortex M3 Devices, Support Software & JTAG Debugging ;RoHS Compliant: Yes
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