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參數(shù)資料
| 型號(hào)： | COLDFIRE2UM |
| 英文描述： | Version 2/2M ColdFire Core Processor User＇s Manual |
| 中文描述： | 版本2/2M ColdFire內(nèi)核的處理器用戶手冊 |
| 文件頁數(shù)： | 27/253頁 |
| 文件大小： | 1762K |
| 代理商： | COLDFIRE2UM |
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Overview
1-6
ColdFire2/2M User’s Manual
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MOTOROLA
Extract test vectors—The simulator records the input/output patterns generated during
the real-time simulation. The test vectors that Motorola will use to test the prototypes
are derived from these patterns.
Post testkit verification—Simulate the design using the extracted test vectors to ensure
proper operation.
Perform fault grading—Determine the fault coverage of the extracted test vectors.
Timing constraints—Chip-level timing constraints are created to be used during
floorplanning, clock tree synthesis, placement, and routing.
Floor planning/Clock tree synthesis—Floor planning and clock tree synthesis are
performed by Motorola using the design timing constraints provided by the designer.
Automatic place & route—The circuit’s physical layout is created by Motorola from the
netlist using automatic place and route software.
Post-layout delay calculation—After the cells are placed and routed, the interconnect
resistances and capacitances are extracted by Motorola. Extracted elements replace
those estimated earlier during the pre-layout calculation of the node delays.
Re-simulate—The circuit is re-simulated with Verilog to ensure no problems have
arisen due to a change in load conditions.
In-place optimization—If the new delay information causes the simulation to fail,
Synopsys is used to further optimize the layout. Placement and routing is then
repeated. This cycle continues until the final layout, with post-layout delay, satisfies the
design goals.
Post testkit simulation—Simulate the design using the extracted test vectors to ensure
proper operation.
Re-extract test vectors—Extract the test vectors again in order to account for timing
changes due to more accurate delay analysis after layout and routing.
Power simulation—A power simulation is performed to determine if the design meets
the necessary design goals. Power simulation should also be run early in the design
cycle to ensure design goals are met.
Netlist comparison—The netlist after place and route is compared by Motorola to the
original netlist to check for connectivity errors.
Pattern, mask, and wafer generation—Motorola generates the patterns, masks, and
wafers.
Assembly/test—Parts are assembled by Motorola and tested using the test vectors.
Ship tested prototypes—Tested prototypes are shipped from Motorola to the customer.
Final test program—The final test is performed by Motorola.
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
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