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參數(shù)資料
| 型號： | COLDFIRE2UM |
| 英文描述： | Version 2/2M ColdFire Core Processor User＇s Manual |
| 中文描述： | 版本2/2M ColdFire內(nèi)核的處理器用戶手冊 |
| 文件頁數(shù)： | 198/253頁 |
| 文件大?。?/td> | 1762K |
| 代理商： | COLDFIRE2UM |
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Test Operation
8-19
ColdFire2/2M User’s Manual
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MOTOROLA
Clock 5(C5)
The next data RAM address, A3, should be driven onto TEST_ADDR[14:2] during this cycle.
TEST_RD is asserted here for the length of this test. TEST_IDATA_WRT is asserted during
this cycle. The acutal READ of the ICACHE data array C1/C2 (A1/D1) access occurs during
this cycle. D2 can optionally be driven during this cycle.
Clock 6 (C6)
D3, the data associated with the C5 address, A3, is driven onto MRDATA[31:0] during this
cycle. TEST_IDATA_WRT is negated during this cycle .The actual WRITE of the ICACHE
data access C3/C4 (A2/D2) occurs during this cycle. A3 must remain driven in this cycle.
Clock 7 (C7)
A4 should be driven onto TEST_ADDR[14:2] during this cycle. TEST_IDATA_WRT is
asserted. The C1/C2 access read data, D1, will be driven onto MWDATA[31:0] during this
cycle. The actual READ of the ICACHE data array C3/C4 access (A2/D2) occurs during this
cycle. D3 can optionally be driven in this cycle.
Clock 8 (C8)
D4 must be driven onto MRDATA[31:0] during this cycle. A4 must remain driven.
TEST_IDATA_WRT is negated. The actual WRITE of the ICACHE data array C3/C4
access, A3/D, occurs here.
Clock 9 (C9)
A5 must be driven onto TEST_ADDR[14:2] during this cycle. TEST_IDATA_WRT is
asserted. D4 can optionally be driven in this cycle. The C5/C6 access read data, D2, will be
driven onto MWDATA[31:0] during this cycle. The actual READ of the ICACHE data array
C5/C6 access (A3/D3) occurs during this cycle.
This periodic 2-cycle sequence continues; ie. C6-C7 are repeated during C8-C9, C10-C11,
etc. The “C6” cycle is the actual WRITE cyle and the “C7” cycle is the actual READ cycle
where the data from the previous actual WRITE/READ sequence is displayed on MWDATA.
8.3.6 Instruction Cache KTA Mode Testing
The KTA mode tests the read data path for both of the instruction cache (tag and data)
RAMs. This test checks the valid bit and performs a compare between the upper bits of the
appropriate tag and the upper bits of the address to determine a cache hit. If the read is a
hit, the value from the data RAM is returned. This mimicks the reading of the instruction
cache during normal operation. Both RAMs are first written using instruction cache data and
tag write cycles.
Both the MRDATA[31:15] signals and part of the TEST_ADDR[14:2] signals are used to
drive data into the array and compare against during the read.
F
Freescale Semiconductor, Inc.
n
.
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PDF描述 |
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