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參數資料
| 型號： | COLDFIRE2UM |
| 英文描述： | Version 2/2M ColdFire Core Processor User＇s Manual |
| 中文描述： | 版本2/2M ColdFire內核的處理器用戶手冊 |
| 文件頁數： | 114/253頁 |
| 文件大?。?/td> | 1762K |
| 代理商： | COLDFIRE2UM |
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Integrated Memories
5-8
ColdFire2/2M User’s Manual
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Go to: www.freescale.com
MOTOROLA
Line fills begin with the longword containing the requested instruction and wrap around, as
needed, to complete the full 16-byte line request. Noncachable accesses can still result in
line requests to the master bus because they are buffered in the cache line-fill buffer, but
they are not copied into the cache. Requests which result in a longword fetch will not be
written to the cache.
The relationship between CACR bits 31 and 10, and the type of instruction fetch is shown
below.
5.1.9 Instruction Cache Programming Model
The operation of the instruction cache and local bus controller are defined by three
supervisor registers: the Cache Control Register (CACR) and two Access Control Registers
(ACR0, ACR1). All three registers may be written from the processor using the privileged
MOVEC instruction. Additionally, the registers may be accessed from the debug module.
From the debug module, the registers may be read or written. In all cases, undefined bits in
a register are reserved. These bits should be written as zeroes, and return zeroes when read
from the debug module.
5.1.10 Cacheability
Cacheability of instruction accesses is controlled by either the access control registers
ACR0 and ACR1, for accesses matching the address ranges defined by these registers, or
by the default cache mode bits in the CACR for all other accesses. Only instruction fetches
are cached (i.e. code space accesses.)
5.1.11 Cache Control Register (
The operation of the instruction cache is controlled by the Cache Control Register (CACR).
The CACR also provides a set of default memory access attributes used when a reference
address does not map into the space defined by the Access Control Registers.
CACR
)
The CACR is accessed as control register $002 using the privileged MOVEC instruction.
This instruction provides write-only access to this register from the processor. Additionally,
Table 5-4. Instruction Cache Operation as Defined by
CACR
[31]
[10]
FETCH
0
0
-
Instruction Cache is completely disabled;
All fetches are word, longword in size.
0
1
-
All fetches are treated as non-cacheable and loaded
into the line-fill buffer as defined by
Table 5-3
.
1
-
Cacheable
Fetch size is defined by
Table 5-3
, and contents of the
line fill buffer can be written into the memory array.
1
0
Non-cacheableAll fetches are longword in size, and not loaded into the
line-fill buffer.
1
1
Non-cacheableFetch size is defined by
Table 5-3
, and loaded into the
line-fill buffer, but are never written into the memory
array.
CACR
[31, 10]
CACR
TYPE OF INST
DESCRIPTION
F
Freescale Semiconductor, Inc.
n
.
相關PDF資料 |
PDF描述 |
|---|---|
| COLDFIRE2UMAD | Version 2/2M ColdFire Core Processor User＇s Manual Addendum |
| COLDFIRE3UM | Version 3 ColdFire Core User＇s Manual |
| COM150A | 100V Single N-Channel Hi-Rel MOSFET in a TO-254AA package |
| COM2017P | UART |
| COM2502P | UART |
相關代理商/技術參數 |
參數描述 |
|---|---|
| COLDFIRE2UMAD | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Version 2/2M ColdFire Core Processor User＇s Manual Addendum |
| COLDFIRE3UM | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Version 3 ColdFire Core User＇s Manual |
| COLD-PACK | 制造商:NTE Electronics 功能描述: |
| COLDS/002 | 制造商:Farnell / Duratool 功能描述:JOBBER DRILL SET 1.0-13.0X0.5MM |
| COLINKEX | 制造商:Embest Info&Tech Co Ltd 功能描述:ADAPTER DEBUG SW/JTAG 制造商:EMBEST 功能描述:ADAPTER, DEBUG, SW/JTAG 制造商:EMBEST 功能描述:DEBUGGER, LPC13XX; Silicon Family Name:LPC13xx; Core Architecture:ARM; Core Sub-Architecture:Cortex-M3; IC Product Type:Debugger; Features:Support Cortex M0 and Cortex M3 Devices, Support Software & JTAG Debugging ;RoHS Compliant: Yes |
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