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參數(shù)資料
| 型號(hào)： | XRT94L31IB-L |
| 廠商： | Exar Corporation |
| 文件頁(yè)數(shù)： | 7/133頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC MAPPER DS3/E3/STS-1 504TBGA |
| 標(biāo)準(zhǔn)包裝： | 24 |
| 應(yīng)用： | 網(wǎng)絡(luò)切換 |
| 接口： | 總線 |
| 電源電壓： | 3.14 V ~ 3.47 V |
| 封裝/外殼： | 504-LBGA |
| 供應(yīng)商設(shè)備封裝： | 504-TBGA（35x35） |
| 包裝： | 托盤 |
| 安裝類型： | 表面貼裝 |
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XRT94L31
104
3-CHANNEL DS3/E3/STS-1 TO STS-3/STM-1 MAPPER IC
REV. 1.0.1
NOTE: The values for t0 through t11 can be found in
FIGURE 9. SYCHRONOUS MODE 4 - IDT3051/52 INTERFACE TIMING (READ CYCLE)
TABLE 6: TIMING INFORMATION FOR THE MICROPROCESSOR INTERFACE, WHEN CONFIGURED TO OPERATE IN THE
IBM POWER PC403 MODE
TIMING
DESCRIPTION
MIN.
TYP.
MAX
UNITS
t0
pCS_L low to Clock high
6
-
ns
t1
pALE high to Clock high
1
-
ns
t2
Clock high to pALE low
6
-
ns
t3
Data setup time (WRITE cycle)
-
N/N
ns
t4
Data hold time (WRITE cycle)
-
N/N
ns
t5
Clock high to pRDY_L low
-
11
ns
t6
Clock high to pWR_L high
6
-
ns
t7
Clock high to Data valid (READ cycle)
-
N/N
ns
t8
Clock high to pRDY_L high
-
11
ns
t9
pRDY_L high to Data invalid
0
-
ns
t7
t8
t9
pCLK
pCS_L
pA[7:0]
pD[7:0]
pRdy_L
pWR_L
pRD_L
t5
pDBEN_L
pALE
Address
t10
t11
Data
相關(guān)PDF資料 |
PDF描述 |
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