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參數(shù)資料
| 型號(hào)： | XRT94L31IB-L |
| 廠商： | Exar Corporation |
| 文件頁(yè)數(shù)： | 26/133頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC MAPPER DS3/E3/STS-1 504TBGA |
| 標(biāo)準(zhǔn)包裝： | 24 |
| 應(yīng)用： | 網(wǎng)絡(luò)切換 |
| 接口： | 總線 |
| 電源電壓： | 3.14 V ~ 3.47 V |
| 封裝/外殼： | 504-LBGA |
| 供應(yīng)商設(shè)備封裝： | 504-TBGA（35x35） |
| 包裝： | 托盤(pán) |
| 安裝類(lèi)型： | 表面貼裝 |
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XRT94L31
121
REV. 1.0.1
3-CHANNEL DS3/E3/STS-1 TO STS-3/STM-1 MAPPER IC
NOTE: The values for t21 and t22 can be found in
1.8
TRANSMIT SECTION DCC INSERTION INPUT PORT
The Transmit Section DCC Insertion Input Port provides a dedicated port for the user to insert his/her own
value for the D1, D2 and D3 bytes within the outbound STS-3/STM-1 data-stream. The user should note that
the TxSDCC input pin is sampled (by the Transmit Section DCC Insertion Input Port) upon the rising edge of
TxTOHClk. The TxSDCCEnable output signal is updated upon the falling edge of TxTOHClk. The timing
wave-form and information for the Transmit Section DCC Insertion Input Port is presented below.
FIGURE 24. ILLUSTRATION OF THE TIMING WAVE-FORM OF THE TRANSMIT ORDER-WIRE BYTE OVERHEAD INPUT
PORT
TABLE 25: TIMING INFORMATION FOR THE TRANSMIT ORDER-WIRE BYTE OVERHEAD INPUT PORT
SYMBOL
DESCRIPTION
MIN.
TYP.
MAX.
t21
Falling edge of TxTOHClk to rising edge of TxE1F1F2Enable and
TxE1F1F2Frame
-0.5ns
0ns
t22
TxE1F1F2 Data to rising edge of TxTOHClk set-up time
4ns
TxE1F1E2
TxTOHClk
TxE1F1E2Fr
TxE1F1E2Enb
t21
t22
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