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參數(shù)資料
| 型號： | SIO10N268-NU |
| 廠商： | STANDARD MICROSYSTEMS CORP |
| 元件分類： | 外設及接口 |
| 英文描述： | MULTIFUNCTION PERIPHERAL, PQFP128 |
| 封裝： | 14 X 14 MM, 1MM THICKNESS, GREEN, TQFP-128 |
| 文件頁數(shù)： | 215/251頁 |
| 文件大?。?/td> | 1384K |
| 代理商： | SIO10N268-NU |
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Advanced Notebook I/O for ISA or LPC Designs
Datasheet
Rev. 0.5 (03-24-05)
Page 66
SMSC SIO10N268
DATASHEET
BIT NO.
SYMBOL
NAME
DESCRIPTION
1
BC
Bad Cylinder
The track address from the sector ID field is different
from the track address maintained inside the FDC and is
equal to FF hex, which indicates a bad track with a hard
error according to the IBM soft-sectored format.
0
MD
Missing Data
Address Mark
The FDC cannot detect a data address mark or a deleted
data address mark.
Table 8.20 - Status Register 3
BIT NO.
SYMBOL
NAME
DESCRIPTION
7
Unused. This bit is always "0".
6
WP
Write
Protected
Indicates the status of the WRTPRT pin.
5
Unused. This bit is always "1".
4
T0
Track 0
Indicates the status of the TRK0 pin.
3
Unused. This bit is always "1".
2
HD
Head Address Indicates the status of the HDSEL pin.
1,0
DS1,0
Drive Select
Indicates the status of the DS1, DS0 pins.
8.7.2.1
Reset
There are three sources of system reset on the FDC: the PCI_RESET# pin, a reset generated via a bit in
the DOR, and a reset generated via a bit in the DSR. At power on, a Power On Reset initializes the FDC.
All resets take the FDC out of the power down state.
All operations are terminated upon a PCI_RESET#, and the FDC enters an idle state. A reset while a disk
write is in progress will corrupt the data and CRC.
On exiting the reset state, various internal registers are cleared, including the Configure command
information, and the FDC waits for a new command. Drive polling will start unless disabled by a new
Configure command.
PCI_RESET# Pin (Hardware Reset)
The PCI_RESET# pin is a global reset and clears all registers except those programmed by the Specify
command. The DOR reset bit is enabled and must be cleared by the host to exit the reset state.
DOR Reset vs. DSR Reset (Software Reset)
These two resets are functionally the same. Both will reset the FDC core, which affects drive status
information and the FIFO circuits. The DSR reset clears itself automatically while the DOR reset requires
the host to manually clear it. DOR reset has precedence over the DSR reset. The DOR reset is set
automatically upon a pin reset. The user must manually clear this reset bit in the DOR to exit the reset
state.
8.7.2.2
Modes Of Operation
The FDC has three modes of operation, PC/AT mode, PS/2 mode and Model 30 mode. These are
determined by the state of the Interface Mode bits (MFM and IDENT) in CR03[5,6].
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SIS300 | GRAPHICS PROCESSOR, PBGA365 |
| SK12430PJT | 800 MHz, OTHER CLOCK GENERATOR, PQCC28 |
| SK12439PJ | 800 MHz, OTHER CLOCK GENERATOR, PQCC28 |
| SK12439PJT | 800 MHz, OTHER CLOCK GENERATOR, PQCC28 |
| SL15100ZIT-XXX | 200 MHz, OTHER CLOCK GENERATOR, PDSO8 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| SIO665GT | 功能描述:界面開發(fā)工具 Evaluation Board RoHS:否 制造商:Bourns 產(chǎn)品:Evaluation Boards 類型:RS-485 工具用于評估:ADM3485E 接口類型:RS-485 工作電源電壓:3.3 V |
| SIO666GT | 功能描述:界面開發(fā)工具 Evaluation Board RoHS:否 制造商:Bourns 產(chǎn)品:Evaluation Boards 類型:RS-485 工具用于評估:ADM3485E 接口類型:RS-485 工作電源電壓:3.3 V |
| SIO669 | 功能描述:界面開發(fā)工具 Evaluation Board RoHS:否 制造商:Bourns 產(chǎn)品:Evaluation Boards 類型:RS-485 工具用于評估:ADM3485E 接口類型:RS-485 工作電源電壓:3.3 V |
| SIOLS1000V2 | 制造商:SECELECTRONICS 制造商全稱:SECELECTRONICS 功能描述:Current Sensors |
| SIOLS2000V2 | 制造商:SECELECTRONICS 制造商全稱:SECELECTRONICS 功能描述:Current Sensors |
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