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參數(shù)資料
| 型號(hào)： | SIO10N268-NU |
| 廠商： | STANDARD MICROSYSTEMS CORP |
| 元件分類： | 外設(shè)及接口 |
| 英文描述： | MULTIFUNCTION PERIPHERAL, PQFP128 |
| 封裝： | 14 X 14 MM, 1MM THICKNESS, GREEN, TQFP-128 |
| 文件頁(yè)數(shù)： | 183/251頁(yè) |
| 文件大?。?/td> | 1384K |
| 代理商： | SIO10N268-NU |
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Advanced Notebook I/O for ISA or LPC Designs
Datasheet
SMSC SIO10N268
Page 37
Rev. 0.5 (03-24-05)
DATASHEET
See the Low Pin Count (LPC) Interface Specification Reference, Section 6.4, for the field definitions and
the sequence of the DMA Read and Write cycles.
DMA Protocol
DMA on the LPC bus is handled through the use of the LDRQ# lines from the SIO10N268 and special
encodings on LAD[3:0] from the host.
The DMA mechanism for the LPC bus is described in the Low Pin Count (LPC) Specification Revision 1.0.
8.3.4.3
Memory Read and Write Cycles
If enabled, the LPC interface is capable of decoding memory cycles that are located in the FWH address
ranges specified in section 8.4.2 FWH and LPC Memory Addressing on page 41. To enable LPC memory
decoding the MEM_EN bit must be set to ‘1’ and the FWH_SEL bit must be set to ‘0’ in the FWH ID Select
register located at offset CR54. The value of these bits is determined on a VCC POR and Hard Reset by
the value of the MEM_EN and FWH_SEL strapping options.
When VCC>2.4V the MEM_EN and
FWH_SEL bits located in the FWH_ID select register can be modified by software. See Table 8.5 - FWH
Strapping Options for a description of these strapping options. For a description of the LPC memory
read/write cycles refer to section 5.1 Memory Cycles of the LPC Specification.
8.3.5
Power Management
8.3.5.1
CLOCKRUN Protocol
See the Low Pin Count (LPC) Interface Specification Reference, Section 8.1.
8.3.5.2
LPCPD Protocol
The SIO10N268 will function properly if the LPCPD# signal goes active and then inactive again without
PCI_RESET# becoming active. This is a requirement for notebook power management functions.
Although the LPC Bus spec 1.0 section 8.2 states, "After LPCPD# goes back inactive, the LPC I/F will
always be reset using LRST#”, this statement does not apply for mobile systems. LRST# (PCI_RESET#)
will not occur if the LPC Bus power was not removed. For example, when exiting a "light" sleep state
(ACPI S1, APM POS), LRST# (PCI_RESET#) will not occur. When exiting a "deeper" sleep state (ACPI
S3-S5, APM STR, STD, soft-off), LRST# (PCI_RESET#) will occur.
The LPCPD# pin is implemented as a “l(fā)ocal” powergood for the LPC bus in the SIO10N268. It is not used
as a global powergood for the chip. It is used to reset the LPC block and hold it in reset.
An internal powergood is implemented in SIO10N268 to minimize power dissipation in the entire chip.
Prior to going to a low-power state, the system will assert the LPCPD# signal. It will go active at least 30
microseconds prior to the LCLK# (PCI_CLK) signal stopping low and power being shut to the other LPC I/F
signals.
Upon recognizing LPCPD# active, the SIO10N268 will drive the LDRQ# signal low or tri-state, and do so
until LPCPD# goes back active.
Upon recognizing LPCPD# inactive, the SIO10N268 will drive its LDRQ# signal high.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SIS300 | GRAPHICS PROCESSOR, PBGA365 |
| SK12430PJT | 800 MHz, OTHER CLOCK GENERATOR, PQCC28 |
| SK12439PJ | 800 MHz, OTHER CLOCK GENERATOR, PQCC28 |
| SK12439PJT | 800 MHz, OTHER CLOCK GENERATOR, PQCC28 |
| SL15100ZIT-XXX | 200 MHz, OTHER CLOCK GENERATOR, PDSO8 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| SIO665GT | 功能描述:界面開發(fā)工具 Evaluation Board RoHS:否 制造商:Bourns 產(chǎn)品:Evaluation Boards 類型:RS-485 工具用于評(píng)估:ADM3485E 接口類型:RS-485 工作電源電壓:3.3 V |
| SIO666GT | 功能描述:界面開發(fā)工具 Evaluation Board RoHS:否 制造商:Bourns 產(chǎn)品:Evaluation Boards 類型:RS-485 工具用于評(píng)估:ADM3485E 接口類型:RS-485 工作電源電壓:3.3 V |
| SIO669 | 功能描述:界面開發(fā)工具 Evaluation Board RoHS:否 制造商:Bourns 產(chǎn)品:Evaluation Boards 類型:RS-485 工具用于評(píng)估:ADM3485E 接口類型:RS-485 工作電源電壓:3.3 V |
| SIOLS1000V2 | 制造商:SECELECTRONICS 制造商全稱:SECELECTRONICS 功能描述:Current Sensors |
| SIOLS2000V2 | 制造商:SECELECTRONICS 制造商全稱:SECELECTRONICS 功能描述:Current Sensors |
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