參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 99/646頁(yè)
文件大小： 7081K
代理商： MPC7400
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Chapter 2. Programming Model
2-7
The MPC7400 Processor Register Set
exception. This complies with the revision of the architecture described in
The
Programming Environments Manual
.
D SDR1. The SDR1 register speciTes the page table base address used in
virtual-to-physical address translation. See òSDR1,ó in Chapter 2, òPowerPC
Register Set,ó of
The Programming Environments Manual
.
D Segment registers (SRs). The PowerPC OEA deTnes sixteen 32-bit segment
registers (SR0DSR15). Note that the SRs are implemented on 32-bit
implementations only. The Telds in the segment register are interpreted
differently depending on the value of bit 0. See òSegment Registers,ó in
Chapter 2, òPowerPC Register Set,ó of
The Programming Environments
Manual
for more information.
Note that the MPC7400 implements separate memory management units
(MMUs) for instruction and data. It associates the architecture-deTned SRs
with the data MMU (DMMU). It reects the values of the SRs in separate,
so-called shadow segment registers in the instruction MMU (IMMU).
Exception-handling registers
D Data address register (DAR). After a DSI or an alignment exception, DAR is
set to the effective address (EA) generated by the faulting instruction. See
òData Address Register (DAR),ó in Chapter 2, òPowerPC Register Set,ó of
The Programming Environments Manual
for more information.
D SPRG0DSPRG3. The SPRG0DSPRG3 registers are provided for operating
system use. See òSPRG0DSPRG3,ó in Chapter 2, òPowerPC Register Set,ó of
The Programming Environments Manual
for more information.
D DSISR. The DSISR register deTnes the cause of DSI and alignment
exceptions. See òDSISR,ó in Chapter 2, òPowerPC Register Set,ó of
The
Programming Environments Manual
for more information.
D Machine status save/restore register 0 (SRR0). The SRR0 register is used to
save the address of the instruction at which execution continues when
rT
executes at the end of an exception handler routine.
See òMachine Status
Save/Restore Register 0 (SRR0),ó in Chapter 2, òPowerPC Register Set,ó of
The Programming Environments Manual
for more information.
D Machine status save/restore register 1 (SRR1). The SRR1 register is used to
save machine status on exceptions and to restore machine status when
rT
executes.
See òMachine Status Save/Restore Register 1 (SRR1),ó in
Chapter 2, òPowerPC Register Set,ó of
The Programming Environments
Manual
for more information.
Implementation Note
When a machine check exception occurs, the
MPC7400 sets one or more error bits in SRR1. Table 2-2 describes SRR1 bits
the MPC7400 implements that are not required by the PowerPC architecture.
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