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參數(shù)資料
| 型號： | MPC7400 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 504/646頁 |
| 文件大?。?/td> | 7081K |
| 代理商： | MPC7400 |
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9-58
MPC7400 RISC Microprocessor Users Manual
Interrupt, Checkstop, and Reset Signal Interactions
9.7 Interrupt, Checkstop, and Reset Signal
Interactions
This section describes external interrupts, checkstop operations, and hard and soft reset
inputs. See Chapter 4, òExceptions,ó and Chapter 8, òSignal Descriptions,ó for more
information on the exceptions caused by these signals and for signal descriptions,
respectively.
9.7.1 External Interrupts
The external interrupt input signals (INT, SMI and MCP) of the MPC7400 force the
processor to take the external interrupt vector or the system management interrupt vector if
the MSR[EE] is set, or the machine check interrupt if the MSR[ME] and the HID0[EMCP]
bits are set.
9.7.2 Checkstops
The MPC7400 has two checkstop input signalsCKSTP_IN (nonmaskable) and MCP
(enabled when MSR[ME] is set, and HID0[EMCP] is set), and a checkstop output
(CKSTP_OUT) signal. If CKSTP_IN or MCP is asserted, the MPC7400 halts operations
by gating off all internal clocks. The MPC7400 asserts CKSTP_OUT if CKSTP_IN is
asserted.
If CKSTP_OUT is asserted by the MPC7400, it has entered the checkstop state, and
processing has halted internally. The CKSTP_OUT signal can be asserted for various
reasons including receiving a TEA signal and detection of external parity errors. For more
information about checkstop state, see Section 4.6.2.2, òCheckstop State (MSR[ME] = 0).ó
9.7.3 Reset Inputs
The MPC7400 has two reset inputs, described as follows:
￥
HRESET (hard reset)The HRESET signal is used for power-on reset sequences,
or for situations in which the MPC7400 must go through the entire cold start
sequence of internal hardware initializations.
SRESET (soft reset)The soft reset input provides warm reset capability. This
input can be used to avoid forcing the MPC7400 to complete the cold start sequence.
￥
When either reset input negates, the processor attempts to fetch code from the system reset
exception vector. The vector is located at offset 0x00100 from the exception preTx (all
zeros or ones, depending on the setting of the exception preTx bit in the machine state
register (MSR[IP])). The MSR[IP] bit is set when HRESET negates.
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