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參數(shù)資料
| 型號： | MPC7400 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 457/646頁 |
| 文件大小： | 7081K |
| 代理商： | MPC7400 |
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Chapter 9. System Interface Operation
9-11
60x Address Bus Tenure
9.2.2 Address Pipelining and Split-Bus Transactions
The 60x bus protocol provides independent address and data bus capability to support
pipelined and split-bus transaction system organizations. Address pipelining allows the
address tenure of a new bus transaction to begin before the data tenure of the current
transaction has Tnished. Split-bus transaction capability allows other bus activity to occur
(either from the same master or from different masters) between the address and data
tenures of a transaction.
While this capability does not inherently reduce memory latency, support for address
pipelining and split-bus transactions can greatly improve effective bus/memory throughput.
For this reason, these techniques are most effective in shared-memory multimaster
implementations where bus bandwidth is an important measurement of system
performance.
External arbitration is required in systems in which multiple devices must compete for the
system bus. The external arbiter must control the pipeline depth and synchronization
between masters and slaves.
The design of the external arbiter affects pipelining by regulating address bus grant (BG),
data bus grant (DBG), and address acknowledge (AACK) signals. For example, a one-level
pipeline is enabled by asserting AACK to the current address bus master and granting
mastership of the address bus to the next requesting master before the current data bus
tenure has completed. The MPC7400 can pipeline up to six address tenures before starting
a data tenure. A seventh address tenure can be initiated once the DBG for the Trst data
tenure has occurred.
In a pipelined implementation, data bus tenures are kept in strict order with respect to
address tenures. The MPC7400 60x bus protocol supports a limited intraprocessor
out-of-order, split-transaction capability via the data bus write only (DBWO) signal. For
more information about using DBWO, see Section 9.4.4, òUsing Data Bus Write Only
(DBWO).ó
9.3 60x Address Bus Tenure
This section describes the three phases of the address tenure used in the 60x bus
protocoladdress bus arbitration, address transfer, and address transfer termination.
9.3.1 Address Bus Arbitration
When the MPC7400 needs access to the external bus and it is not parked (BG is negated),
it asserts bus request (BR) until it is granted mastership of the bus and the bus is available;
see Figure 9-4. The external arbiter must grant master-elect status to the potential master
by asserting the bus grant (BG) signal after an externally synthesized version of ABB is
negated.
相關PDF資料 |
PDF描述 |
|---|---|
| MPC745 | 32-Bit Microprocessor(32位微處理器) |
| MPC801 | 32-Bit Microprocessor(32位微處理器) |
| MPC821 | 32-Bit Microprocessor(32位微處理器) |
| MPC823RG | MPC823e Mobile Computing Microprocessor |
| MPC823ELD | MPC823e Mobile Computing Microprocessor |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| MPC7410 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:RISC Microprocessor Hardware Specifications Addendum |
| MPC7410_1 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:RISC Microprocessor Hardware Specifications |
| MPC7410_10 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:RISC Microprocessor Hardware Specifications Addendum |
| MPC74-103J | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Metal Plate Cement Resistors |
| MPC74-103K | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Metal Plate Cement Resistors |
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