參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 67/646頁(yè)
文件大小： 7081K
代理商： MPC7400
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Chapter 1. Overview
1-21
MPC7400 Microprocessor Features
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Address termination signalsThese signals are used to acknowledge the end of the
address phase of the transaction. They also indicate whether a condition exists that
requires the address phase to be repeated.
Data arbitration signalsThe MPC7400 uses these signals to arbitrate for data bus
mastership.
Data transfer signalsThese signals, which consist of the data bus and data parity
signals, are used to transfer the data and to ensure the integrity of the transfer.
Data termination signalsData termination signals are required after each data beat
in a data transfer. In a single-beat transaction, a data termination signal also indicates
the end of the tenure; in burst accesses, data termination signals apply to individual
beats and indicate the end of the tenure only after the Tnal data beat. They also
indicate whether a condition exists that requires the data phase to be repeated.
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The remaining signals are used for functions other than the bus protocol and they are
grouped as follows:
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L2 cache clock/control signalsThese signals provide clocking and control for the
L2 cache.
L2 cache address/dataThe MPC7400 has separate address and data buses for
accessing the L2 cache.
Interrupt and reset signalsThese signals include the interrupt signal, checkstop
signals, and both soft reset and hard reset signals. These signals are used to generate
interrupt exceptions and, under various conditions, to reset the processor.
Processor status/control signalsThese signals are used to set the reservation
coherency bit, enable the time base, and other functions.
Miscellaneous signalsThese signals are used in conjunction with such resources
as secondary caches and the time base facility.
JTAG/COP interface signalsThe common on-chip processor (COP) unit provides
a serial interface to the system for performing board-level boundary scan
interconnect tests.
Clock signalsThese signals determine the system clock frequency. These signals
can also be used to synchronize multiprocessor systems.
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NOTE:
Active-low signals are shown with overbarsfor example,
ARTRY (address retry) and TS (transfer start). Active-low
signals are referred to as asserted (active) when they are low
and negated when they are high. Signals that are not active low,
such as AP[0:3] (address bus parity signals) and TT[0:4]
(transfer type signals) are referred to as asserted when they are
high and negated when they are low.
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